基于片内WISHBONE总线的高速缓存一致性实现

缓存响应从接口的操作，操作完成后，主接口再次声明CYC_O信号请求总线；相反，如果数据高速缓存主接口的ACK_I信号高电平有效，说明得到了总线使用权，可以使用总线。
　　
　　综上所述，片内总线采用WISHBONE总线地址增量的传输方式，与内核时钟同步，最快可以在9个时钟周期从另一个数据高速缓存调来一个块(8个宇)的内容，可在2个时钟周期更新远端数据高速缓存的一个相关单元；数据高速缓存实现写回、写更新机制，减少了向外部总线写操作的频度。该结构具有可扩展性，只要把片内WISHBONE·总线的地址线的位数扩展(用于选择多个从接口)就可以把多个内核集成在该芯片上，协议无需变化。该种体系结构运行两个耦合度很低的程序，性能最好。
　　
　　该方案利用WISHBONE总线，基于监听总线的写更新一致性协议，把两个IP核集成在一块芯片上，实现了单芯片多处理器结构的FPGA。该体系结构采用开放的片上总线标准，具有公用的主从接口规范，实现了IP核可移植性，具有设计可复用的优点。
　

《基于片内WISHBONE总线的高速缓存一致性实现(第3页)》