基于分布式算法和FPGA实现基带信号成形的研究

，并行输出，共用同一个时钟和异步复位信号，其作用是将输入数据读入查找表中。选择网络是为了减小查找表的寻址宽度，根据前三个输入数据的值来选择对应的查找表。选择网络的电路图如图3所示。
　　
　　图中的“F_SWITCH”模块是一个开关电路，当使能端为高电平时，将输入端的数据输出，否则输出端为高阻态。根据图3的原理，当前三个输入信号为100时，选中第5个开关。这样，只要将第5个开关选通的查找表中数据依次输出，就可以得到成形信号。这时查找表的寻址宽度为3位，大大节约了寻址时间。查找表寻址方式的电路图如图4所示。
　　
　　图4
　　
　　在图4中，计数器的作用是在第四位数据到来时，激励查找表将其存储的8个数据依次输出。L_ROM是寻址宽度为3位的查找表。
　　
　　3.2查找表
　　
　　在图1中的Δ段内抽样8点，且滤波器为升余弦滚降滤波器，则有下式成立：
　　
　　
　　
　　所以这8个样点值可由下式表示：
　　
　　
　　
　　对（7）式进行计算，列出所有可能的样点值，如表1所示。
　　
　　表1成形滤波器的样点值
　　
　　信号成形滤波器的样点值0000-1-0.96-0.93-0.91-0.91-0.93-0.96-10001-1-1.17-1.25-1.26-1.21-1.13-1.06-1001010.970.800.500.13-0.27-0.66-1001110.760.480.16-0.16-0.48-0.76-10100-1-0.66-0.270.130.500.800.9710101-1-0.87-0.59-0.210.210.590.8710110112.71.451.551.551.451.271011111.061.131.211.261.251.1711000-1-1.06-1.13-1.21-1.26-1.25-1.17-11001-1-1.27-1.45-1.55-1.55-1.45-1.27-1101010.870.590.21-0.21-0.59-0.87-1101110.660.27-0.13-0.50-0.80-0.97-11100-1-0.76-0.48-0.160.160.480.7611101-1-0.97-0.80-0.50-0.130.270.661111011.171.251.261.211.131.061111110.960.930.910.910.930.961
　　将表1中每一行的值转化为二进制补码形式，写入寻址宽度为3位的16位值找表中。此查找表带有使能端，当使能端为高电平时，输出端选中数据，否则输出端为高阻态。这种查找表对于时钟上升沿的延时最大为14.5ns，而输入信号的码元周期为230ns，所以能够很好地满足系统的要求。
　　
　　4设计结果
　　
　　用FLEX10k30A器件实现成形滤波器，将得到的输出数据转化为十进制数，并画出相应的波形。当输入信号为“1010001”时，成形信号的时域波形如图5所示。
　　
　　由图5可以看出，在各个取样点码之间串扰很小，达到了基带信号成形的目的。
　　
　　本设计基于分布式算法思想，在时域上对基带信号直接成形。利用FPGA丰富的查找表资源，提出了一种高效的成形算法。通过FPGA验证，证明工作正常，性能良好。
　

《基于分布式算法和FPGA实现基带信号成形的研究(第2页)》