采样率为192kHz的24位AD转换器CS5361原理及应用

ｄＢ，滤波器群延时为９／ＦＳ（Ｓ）；工作在四速模式时，ＣＳ５３６１的数字滤波器的通带为０～０．２４ＦＳ，阻带大于０．７８ＦＳ，阻带衰减优于９７ｄＢ，滤波器群延时为５／ＦＳ（Ｓ），因此，应根据实际需要适当选择ＣＳ５３６１的操作模式。
　　
　　３．２系统时钟ＭＣＬＫ和ＭＤＩＶ状态
　　
　　当ＣＳ５３６１的操作模式确定后，系统时钟和ＭＤＩＶ的状态将决定具体的输出采样率（ＦＳ）、左右通道时钟ＬＲＣＫ和串行移数时钟频率（ＳＣＬＫ）。
　　
　　对于单速模式，其采样率范围为２～４８ｋＨｚ，因此，当ＭＤＩＶ为０时，ＭＣＬＫ的范围应为５１２ｋＨｚ～１２２８８ｋＨｚ；而当ＭＤＩＶ为１时，ＭＣＬＫ的范围应为１０２４ｋＨｚ～２４５７６ｋＨｚ；
　　
　　对于倍速模式，采样率范围为４８～９６ｋＨｚ，故在ＭＤＩＶ为０时，ＭＣＬＫ的范围应为６１４４ｋＨｚ～１２２８８ｋＨｚ；为１时ＭＣＬＫ的范围应为１２２８８ｋＨｚ～２４５７６ｋＨｚ；
　　
　　对于四速模式，由于其采样率范围为９６～１９２ｋＨｚ?因此，当ＭＤＩＶ为０时，ＭＣＬＫ的范围应为６１４４ｋＨｚ～１２２８８ｋＨｚ；而当ＭＤＩＶ为１时，ＭＣＬＫ的范围则应为１２２８８ｋＨｚ～２４５７６ｋＨｚ。
　　
　　３．３主从模式设置
　　
　　通过设置芯片的第２脚为高电平可使ＣＳ５３６１进入主模式，反之进入从模式。主从模式的区别在于进入主模式时，ＬＲＣＫ、ＳＣＬＫ为输出信号?而在从模式时，ＬＲＣＫ、ＳＣＬＫ为输入信号，并应保证ＬＲＣＫ、ＳＣＬＫ与ＭＣＬＫ同步，同时应使ＬＲＣＫ＝ＦＳ、ＳＣＬＫ＝６４ＦＳ，否则将影响器件性能的发挥。设计主从模式的目的在于，多片ＡＤＣ同步工作时，可以使其中的一片工作于主模式，其它工作于从模式，从模式ＡＤＣ的ＬＲＣＫ、ＳＣＬＫ来自于主模式的ＡＤＣ，这样可保证多片ＡＤＣ的同步工作。
　　
　　３．４高通滤波器和直流偏移标定
　　
　　由于ＣＳ５３６１转换器内部集成有数字高通滤波器。因此，可通过控制该芯片ＨＰＦ引脚的状态来控制高通滤波器的工作状况，具体的方法是：当ＨＰＦ为０时，内部高通滤波器将连续记录通道内的低频信号，并从抽样滤波器中滤除低于转折频率的低频信号，从而实现高通滤波功能。此时高通滤波器的转折频率为１Ｈｚ，高通滤波器的建立时间为１０５／ＦＳ（ｓ）；而当ＨＰＦ为１时，高通滤波器记录的低频信号被冻结，并连续地从抽样滤波器中被扣除，从而实现直流偏移校正功能。与ＣＳ５３６１相连的模拟通道在工作时，可能会产生小的直流偏移，从而影响ＣＳ５３６１性能的发挥。因此，可以利用ＣＳ５３６１内部集成的数字高通滤波器将直流偏移校正掉，现将其工作过程说明如下：
　　
　　（１）开通高通滤波器，等待至少１０５／ＦＳ秒的时间以建立高通滤波功能；
　　
　　（２）高通滤波器建立后，禁止高通滤波器工作，冻结直流偏移值，此时芯片的输出即为去掉直流偏移后的数据。
　　
　　应当说明的是：在此过程中，应始终保持ＣＳ５３６１处在正常工作状态。如果ＣＳ５３６１进入低功耗模式，那么高通滤波器中冻结的直流偏移值将被复位，此时若想实现直流偏移校正功能，则必须重复上述过程。
　　
　　图3
　　
　　３．５数据输出格式控制
　　
　　ＣＳ５３６１的数据输出格式有左对齐格式和Ｉ２Ｓ格式。通过控制Ｉ２Ｓ／ＬＪ脚的状态可以选择数据的输出格式。
　　
　　当Ｉ２Ｓ／ＬＪ为０时，数据输出格式为左对齐格式；当Ｉ２Ｓ／ＬＪ为１时，数据输出格式为Ｉ２Ｓ格式。两种格式的时序图如图３所示。
　　
　　４应用
　　
　　同其它高精度ＡＤ转换器一样，ＣＳ５３６１在实际应用时，也应特别注意地线和电源线的布线。设计时必须为ＶＡ和ＶＬ提供干净的电源，当用ＶＤ给ＣＳ５３６１内部的数字滤波器供电时，可以通过一个电阻从ＶＡ上获取，也可以直接与系统的逻辑电源相连。而如果ＶＤ从ＶＡ上获取，则必须保证ＶＤ不再给其它数字电路供电。电源退耦电容必须尽可能靠近ＣＳ５３６１，而且应使小容量的电容更靠近ＡＤＣ。所有信号，特别是时钟信号必须远离ＦＩＬＴ＋和ＶＱ引脚，接在ＦＩＬＴ＋和ＶＱ上的退耦电容必须放在与ＲＥＦＧＮＤ最近的位置。为了减小数字信号干扰，ＡＤＣ的数字输出应该只驱动ＣＭＯＳ输入端。图４是ＣＳ５３６１的典型应用电路连接图。
　　
　　由于ＡＤＣ只以有限频率采样模拟信号，因此，高于一定频率的信号可能会引起假频信号。另外，由于ＡＤＣ的输入阻抗有限，因此，在输入端还应加一定带宽的阻抗匹配电路，以改善ＡＤＣ的性能。
　　
　　由于ＡＤＣ参考电压

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