10位65MSPS模数转换芯片ADC10065的原理和应用

钟控制、数字纠错、带隙精密电源、输出缓冲和管状数据线等七部分组成。根据ＩＲＳ的状态不同，差分输入端可选择峰峰值为１Ｖ、１．５Ｖ或２Ｖ的模拟信号，其中心值在ＶＣＭ／２，相位差为１８０°，但是，差分输入方式可使系统获得较好的性能。芯片内部唯一的一个采样保持级可提供４００ＭＨｚ的全功耗带宽，数字纠错的多级差分电路则可保证在提供优异动态性能的同时具有较低的功耗。ＡＤＣ１００６５内部的＋１．２Ｖ精密基准电源可用来设置该芯片的输入信号峰值范围。在精度要求较高时，也可以使用外部参考电源。其１０位数字输出格式即可以是偏移二进制码，也可以是二进制补码。
　　
　　图３给出了ＡＤＣ１００６５的传输特性。
　　
　　４应用电路
　　
　　图４所示是ＡＤＣ１００６５的典型差分输入应用电路。图中，ＡＤＣ１００６５的两个模拟信号输入端ＶＩＮ＋，ＶＩＮ－形成差分输入对，公用模式脚ＶＣＯＭ用来设置共用输入电压ＶＣＭ。ＡＤＣ１００６５的工作参考电压为１．２Ｖ，但在０．８～２．０Ｖ时仍有优异性能，较低的电压可以降低信噪比，三个旁路引脚ＶＲＥＦ、ＶＲＥＦＴ、ＶＲＥＦＢ上的０．１μＦ电容主要用来降低噪声电流。由于模拟输入端内部的开关动作会消耗一定的能量，同时会附加一定的噪声信号，因此，应在每一输入端串接一１８Ω电阻，同时跨接一２５ｐＦ电容，这些元件应尽量放置在靠近芯片的位置，输入端是系统最敏感的部位，同时也是滤波的最后机会。
　　
　　图4
　　
　　由于ＣＬＫ信号用于控制采样过程，因此，该信号应稳定、低抖动，范围应在１０ＭＨｚ～６５ＭＨｚ、上升／下降时间应小于２ｎｓ，其引线应尽可能短，不能跨越任何引线，特别不能有９０°跨越。ＣＬＫ信号有时也驱动片内状态机，如果它中断或频率太低，芯片内电容的电荷将放电从而可能引起输出数据精度的降低。ＣＬＫ的占空比对Ａ／Ｄ转换器性能影响也很大，一般要求４０％～６０％，最好为５０％。
　　
　　ＡＤＣ０１００６５有１０位与ＴＴＬ／ＣＭＯＳ兼容的输出端，捕捉一位有效数据的简单方式就是在时钟的上升沿锁存数据。当驱动高电容总线时，要特别小心，由于电容的充电效应，驱动的电容越大，瞬间通过ＶＤＤＩＯ、ＶＳＳＩＯ的电流越大，这个充电尖峰脉冲可引起片内噪声，并可能耦合到模拟电路，以至于降低芯片的动态性能。另外，总线电容也可引起输出延迟时间的增加，从而使得输出数据的锁存变的困难。为了减小噪声，必须最小化数据输出端的负载电流。为此，可在ＡＤＣ输出和外接的其它电路之间加一级数据缓冲器。
　

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