以太网到多路E1适配电路设计及FPGA实现

　　（4）内部处理由单一系统时钟完成，低速时钟经高速时钟采样统一到高速时钟上，减少交叉时钟域。
　　
　　（5）不对系统时钟进行操作，只使用上升沿触发器。
　　
　　（6）必需进行时钟转换时，通过双端口RAM或FIFO完成，不直接操作交叉时钟。
　　
　　在设计中注意上述问题后，QUARTUSII的后仿真结果能够很好地满足时序要求，其中系统时钟（12.5MHz）最在能够满足20.59MHz，2MHz时钟能够满足41.03MHz。此结果在实际硬件测试中得到了验证。
　　
　　5实际产品性能分析
　　
　　本文介绍的以太网/多路E1适配电路设计已实际应用在华环公司H0EL-1100E1/100Base-TX适配器中，表1是实际产品的吞吐量测试结果。由于以太网吞吐量包括IEEE802.3规定的导和SFD字节，而这部分信息是固定值，不需要经过E1信道传输到对端，所以测试值可能大于实际E1信道容量。表2是在8路E1配置下，以15MHz速率发包测得的以太网数据两端设备的传输延时。该设计在APEXII20K100器件中占用的逻辑单元为3608个（共4160个逻辑门）。
　　
　　表1吞吐量测试结果（单位Mbit/s）
　　
　　路数/包长641282565121.241280151812.442.192.051.991.971.971.9724.854.334.064.003.983.933.9337.256.416.095.935.755.755.7549.578.578.067.977.837.807.80511.8810.7治理发愣功.259.889.759.759.75614.4712.7212.0611.7511.7411.4311.43716.8215.0714.2513.8713.5013.5013.50819.2717.2616.1315.7515.3715.3715.37
　　表2以太网口传输时延（单位μs）
　　
　　包长64128256512102412801518Cut
　　Trough400.4437.0516.9670.4976.91130.11278.1Storeand
　　Forward395.3426.8496.5629.5895.01027.71156.7
　　在开发过程中由于采用高级硬件编程语言→编程器件的设计实现过程，大大缩短了开发周期，增加了硬件设计的灵活性和可移植性，也避免了专用集成电路设计的高风险。采用逻辑仿真与后时序仿真相结合的验证方法，基本可以保证设计的可靠性。基于上述优点，这种开发方式在中小指集成电路开发中已得到广泛的应用。尤其是近年来，硬件方面伴随着微电子工艺的迅速发展，编程器件的集成度正在成倍增长，越来越多的ASIC单元如微处理器、专用接口等嵌入编程器件中，使其适用范围更广；软件方面EDA开发商提供了众多的Ipcore及仿真工具，使得编程过程进一步简化，可靠性也不断增强；在此基础上SYSOnProgrammableChip技术也开始走向商业化，为编程器件的发展提供了更为广阔的空间。
　　
　　
　　
　

《以太网到多路E1适配电路设计及FPGA实现(第3页)》