基于Rocket I/O模块的高速工I/O设计
孔穿越的未连接层不加焊盘。差分对内的过孔不仅在数量上要匹配，而且在放置的位置上也要接近，以使阻抗分布尽量一致。
(5)避免导致阻抗不连续的90°走线，而要用圆弧或45°折线来代替。走线时应使向左、向右折角的数量接近，这样可减少信号经差分线传输引起的扭曲。
在采用图3所示的交流耦合方式时，可以使RocketI／0适配更多的高速I／O接口标准。设计中要注意耦合电容选用75-500nF的无极性电容，尽量选择体积、ESR和ESL小的贴片封装方式，并且应放置在差分线靠近接收器一侧邻近位置上，同时布线要保证差分线对间不能交错。
3系统架构
系统架构如图6所示，在两片FPGA间有4个通道共8对直流耦合差分互连线，每个通道可提供双向2．5Gbaud的线路传输速率。通道绑定模块将每片FPGA的4个RocketI／O模块绑定在一起，在．采用8B／10B编码条件下提供64x125Mbps双向速率。每片的通道绑定模块还提供8x2位的控制接口，指示当前正在发送或接收到的是控制字还是数据。系统的时钟源选用ICS8442差分输出(LVDS)。频率合成器，它可以提供31．25MHz～700MHz的频率合成范围和低的抖动(RMSperiod：2．7ps；Cycle-to-cycle：18ps)，可满足设计中RocketI／O模块对参考时钟性能的要求。设计中由ICS8442的两路差分输出驱动器将合成后的时钟送至两片FPGA的差分时钟输人端。四个通道RocketI／O模块发端采用20％颐加重，以减小信号高频分量因介质损耗而在收端引起的信号畸变，从而改善接收效果。
图7所示为发送控制状态机，两片FPGA以主、从方式工作，主设备在复位后连续发送用于修正接收锁相环时钟的特定“K”字符，同时从设备判断是否成功接收到“K”字符。如从设备成功接收则表明接收时钟正确恢复，然后从设备发送“K”字符以使主设备的接收时钟同步。主设备判断每个通道是否都进入接收时钟同步状态，若是则开始发送通道绑定序列。从设备确定接收通道绑定完成后，停止向主设备发送“K”字符而改发通道绑定序列，使主设备也完成接收绑定。此时主、从设备都维持在通道绑定状态，并且间歇发送锁相环同步“K”字符以维持接收时钟同步。若此时有一侧进入失同步状态，以上同步、绑定过程将由主设备再次发起。在设计中帧的数据段长度固定为1K(8Byte)，数据段结束后为4字节的CRC校验值，如接收CRC错误则将该帧丢弃。任何一方要发送数据帧时便在帧的首尾各插入一个空闲时隙，并在发送完成后继续维持同步状态。
4板级设计仿真
由于RocketI／O收发器工作在2．5Gbaud的速率下，基于IBIS模型的仿真难以提供足够的精度。为了精确仿真RocketI／O收发器在板级设计中的性能，采用收发器HSPICE模型进行接收效果仿真。仿真中选择测试图样为1428．5’D21A'D215,D21．5’D28．2'D28．2'D15．1’D15．4’D10．5’D10．5，仿真时长为110ns。图8所示依次为发送端输入、差分输出和接收端差分输入的60~85ns波形图，其中RocketI／O发送器输入信号Vtx_in的tsetup=66．7ps。
分别对发送端差分输出和接收端差分输入信号进行眼图分析，得到如图9所示的眼图。图中测得发端抖动为0．203UI，接收端抖动为0．227UI，但这只是仿真得到的电路固有抖 《基于Rocket I/O模块的高速工I/O设计(第4页)》
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(5)避免导致阻抗不连续的90°走线，而要用圆弧或45°折线来代替。走线时应使向左、向右折角的数量接近，这样可减少信号经差分线传输引起的扭曲。
在采用图3所示的交流耦合方式时，可以使RocketI／0适配更多的高速I／O接口标准。设计中要注意耦合电容选用75-500nF的无极性电容，尽量选择体积、ESR和ESL小的贴片封装方式，并且应放置在差分线靠近接收器一侧邻近位置上，同时布线要保证差分线对间不能交错。
3系统架构
系统架构如图6所示，在两片FPGA间有4个通道共8对直流耦合差分互连线，每个通道可提供双向2．5Gbaud的线路传输速率。通道绑定模块将每片FPGA的4个RocketI／O模块绑定在一起，在．采用8B／10B编码条件下提供64x125Mbps双向速率。每片的通道绑定模块还提供8x2位的控制接口，指示当前正在发送或接收到的是控制字还是数据。系统的时钟源选用ICS8442差分输出(LVDS)。频率合成器，它可以提供31．25MHz～700MHz的频率合成范围和低的抖动(RMSperiod：2．7ps；Cycle-to-cycle：18ps)，可满足设计中RocketI／O模块对参考时钟性能的要求。设计中由ICS8442的两路差分输出驱动器将合成后的时钟送至两片FPGA的差分时钟输人端。四个通道RocketI／O模块发端采用20％颐加重，以减小信号高频分量因介质损耗而在收端引起的信号畸变，从而改善接收效果。
图7所示为发送控制状态机，两片FPGA以主、从方式工作，主设备在复位后连续发送用于修正接收锁相环时钟的特定“K”字符，同时从设备判断是否成功接收到“K”字符。如从设备成功接收则表明接收时钟正确恢复，然后从设备发送“K”字符以使主设备的接收时钟同步。主设备判断每个通道是否都进入接收时钟同步状态，若是则开始发送通道绑定序列。从设备确定接收通道绑定完成后，停止向主设备发送“K”字符而改发通道绑定序列，使主设备也完成接收绑定。此时主、从设备都维持在通道绑定状态，并且间歇发送锁相环同步“K”字符以维持接收时钟同步。若此时有一侧进入失同步状态，以上同步、绑定过程将由主设备再次发起。在设计中帧的数据段长度固定为1K(8Byte)，数据段结束后为4字节的CRC校验值，如接收CRC错误则将该帧丢弃。任何一方要发送数据帧时便在帧的首尾各插入一个空闲时隙，并在发送完成后继续维持同步状态。
4板级设计仿真
由于RocketI／O收发器工作在2．5Gbaud的速率下，基于IBIS模型的仿真难以提供足够的精度。为了精确仿真RocketI／O收发器在板级设计中的性能，采用收发器HSPICE模型进行接收效果仿真。仿真中选择测试图样为1428．5’D21A'D215,D21．5’D28．2'D28．2'D15．1’D15．4’D10．5’D10．5，仿真时长为110ns。图8所示依次为发送端输入、差分输出和接收端差分输入的60~85ns波形图，其中RocketI／O发送器输入信号Vtx_in的tsetup=66．7ps。
分别对发送端差分输出和接收端差分输入信号进行眼图分析，得到如图9所示的眼图。图中测得发端抖动为0．203UI，接收端抖动为0．227UI，但这只是仿真得到的电路固有抖 《基于Rocket I/O模块的高速工I/O设计(第4页)》
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