简易通用型PCI接口的VHDL-CPLD设计

te<=s0;
　　
　　ELSIFfalling-edge(clk)THEN
　　
　　CASEstateIS
　　
　　WHENs0=>
　　
　　IFframe='1'ANDirdy='1'THENstate<=s0;
　　
　　ELSIFframe='0'ANDirdy='1'THENstate<=s1;
　　
　　ENDIF;
　　
　　WHENs1=>
　　
　　IFcs_map='1'OR(read='1'ANDwrite='1')
　　
　　THENstate<=s0;
　　
　　ELSIFirdy='1'ANDread='0'THENstate<=s2;
　　
　　ELSIFframe='0'ANDirdy='0'ANDwrite='0'
　　
　　THENstate<=s3;
　　
　　ELSIFframe='1'ANDirdy='0'ANDwrite='0'
　　
　　THENstate<=s4;
　　
　　ENDIF;
　　
　　WHENs2=>
　　
　　IFframe='1'ANDirdy='1'THENstate<=s0;
　　
　　ELSIFframe='0'ANDirdy='0'ANDread='0'
　　
　　THENstate<=s3;
　　
　　ELSIFframe='1'ANDirdy='0'ANDread='0'
　　
　　THENstate<=s4;
　　
　　ENDIF;
　　
　　WHENs3=>
　　
　　IFframe='1'ANDirdy='1'THENstate<=s0;
　　
　　ELSIFframe='0'ANDirdy='1'THENsta
　　
　　
　　
　　te<=s5;
　　
　　ELSIFframe='1'ANDirdy='0'THENstate<=s4;
　　
　　ELSIFframe='0'ANDirdy='1'THENstate<=s3;
　　
　　ENDIF;
　　
　　WHENs4=>
　　
　　ELSIFframe='1'ANDirdy='0'THENstate<=s4;
　　
　　ENDIF;
　　
　　WHENs5=>
　　
　　IFframe='1'ANDirdy='1'THENstate<=s0;
　　
　　ELSIFframe='0'ANDirdy='0'THENstate<=s3;
　　
　　ELSIFframe='1'ANDirdy='0'THENstate<=s4;
　　
　　ELSEstate<=s5;
　　
　　ENDIF;
　　
　　WHENOTHERS=>state<=s0;
　　
　　ENDCASE;
　　
　　ENDIF;
　　
　　ENDPROCESSstate_ch

《简易通用型PCI接口的VHDL-CPLD设计(第4页)》