基于闪存的星载大容量存储器的研究和实现
成一个子模块，８个子模块组成８级流水的大模块，而这个大模块即是整个存储区，其总容量为３２Ｇｂｉｔ。无效块备份的冗余区可以设在每个子模块内部，即从子模块的每块芯片中预留出一部分空间。这种模块化管理的方式既便于系统扩展，又可以在不影响系统正常工作的情况下旁路已损坏的存储块。
２．１．２接口模块
系统与外部的接口有两个。一是与ＣＰＵ的接口，主要完成系统的初始化、外部命令和地址的输入以及内部状态参数的输出，同时ＣＰＵ还要对存储区完成管理：无效块的管理、地址的译码和映射等；二是与外部高速数据源的接口，主要完成外部高速数据的接收和发送。这里选用了１３９４高速总线作为数据源总线。
２．１．３数据缓冲模块
这一模块包括数据输入ＦＩＦＯ、数据输出ＦＩＦＯ和一个作为数据备份的ＳＲＡＭ。由于闪存的写入速度比较慢，如果没有数据缓冲区，外部的高速数据很有可能会丢失，而且数据回放时也需要一个缓冲区使内外的数据率匹配。考虑到编程出错时需要重新加载数据，按照流水线的工作方式，如果不进行数据备份，可能会出现出错时的数据丢失，因此选用了一个ＳＲＡＭ进行数据备份。当将输入ＦＩＦＯ的数据写入ＦＬＡＳＨ时，同时也将数据写入到ＳＲＡＭ进行备份；当需要重新编程时，再从ＳＲＡＭ中将相应的备份数据重新写入ＦＬＡＳＨ。
２．１．４主控模块
这一模块完成整个存储器系统的内部控制，是核心控制机构，连接着存储区、数据缓冲以及外部接口三个模块，完成它们之间的数据、命令、地址、状态的相互传递、转换和处理。主控模块又分为三个子模块，即存储区控制子模块、存储区数据子模块和１３９４接口控制子模块，分别由三片ＦＰＧＡ(现场可编程逻辑阵列)完成。
３系统的基本工作原理
下面以闪存的写（编程）操作为线索，阐述系统的基本工作原理。
３．１写操作的准备和启动
１３９４高速总线上的串行数据通过一定的接口芯片变换成并行数据。当大容量存储器接收到外部１３９４高速总线上的数据存储握手信号时，１３９４接口控制子模块利用握手信号产生一定的时钟和控制信号，控制高速数据缓存入３２位的输入ＦＩＦＯ。当输入ＦＩＦＯ的存储量达到一次８级流水运行的数据量时，就向ＣＰＵ发出中断，申请写操作启动。
图4页编程操作时序图
３．２写流水操作的加载和自动编程
存储区的寻址采用内存寻址方式，即为ＦＬＡＳＨ存储区分配一段内存空间，ＣＰＵ象访问内存一样对其进行寻址，大小为２Ｍ，共２１根地址线，其中高３位是子模块选择，选择８级流水中的某一级；低１８位是子模块的每块芯片的页（行）地址。对于芯片内的列地址，由于向每一页写入数据时，总是从页的起始处开始写，即列地址（页内编程起始地址）是固定的，因此可以直接由ＦＰＧＡ给出。当ＣＰＵ接收到写操作启动的中断申请时，给出写操作命令，并进行地址译码。存储区控制子模块将ＣＰＵ给出的命令和地址经过一定的逻辑转换成片选、命令、地址及控制信号，依次对８级存储子模块进行片选并完成各级命令和内部地址的加载工作。然后再由存储区控制子模块产生一定的控制信号，控制输入ＦＩＦＯ启动对８级存储子模块的数据加载工作：首先对第一级进行片选，数据流由输入ＦＩＦＯ经存储区数据子模块驱动后输入第一级存储子模块，经过５１２个写周期后（页有效数据），完成对四片并行的ＦＬＡＳＨ芯片的页加载，加载完成后由存储区控制子模块给出自动编程的起始指令１０Ｈ，第一级子模块的四片芯片就开始将加载到页寄存器的数据写入到芯片内部，进行自动编程工作。页编程操作时序图如图４所示，这时它们的片选可以无效。然后使第二级片选信号有效，开始对第二级进行数据加载。依次下去，完成８级存储子模块的数据加载。
３．３检验写流水操作是否成功
第一级存储子模块在完成了数据加载后开始自动编程，待到８级的数据加载都完成后，其自动编程已接近尾声。此时不断检测该级四片芯片的忙／闲端口，一旦它们都处于“闲”状态时，说明自动编程都已经结束。这时由存储区控制子模块的控制逻辑产生片选信号，选通第一级存储子模块并发读状态命令７０Ｈ，通过采样四片芯片的Ｉ／Ｏ端口的“０”状态来检测编程是否成功，并将检测结果锁存进ＦＰＧＡ内部的寄存器；然后按同样的方式对第二级存储子模块进行检测，依次下去，直到“记录”下８级存储子模块的编程成功与否的状态信息后，向ＣＰＵ申请中断并将这些状态值返回给ＣＰＵ。ＣＰＵ则根据这些状态值更新无效块映射表，并将无效块映射到冗余区，对编程出错的存储子模块重新编程。重新编程与正常编程的工作原理是一致的?只不过数据是由ＳＲＡＭ输出给ＦＬＡＳＨ，且不能进行流水操作。
４采用并行及流水技术后速率的估算
根据上述实现方案以及三星闪存芯片的时序和各项性能指标参数，可以对采用四片并行和８级流水技术后的写速率做一个理论上的大致估算，整个流水操作完成所需的时间应以最后一级流水完成的时间为准。估算方法如下：令ＦＬＡＳＨ芯片中一页的数据量为ａ?并行操作的芯片数为ｂ?流水的总级数为ｃ，命令、地址和数据的加载时间为ｄ?芯片自动编程时间为ｅ，检测时间为ｆ，需重新编程的级数为ｇ，正常写速率为Ｓ１，重新写入时的写速率为Ｓ２，则：
Ｓ１＝（a×b×c）/（d×c+e+f）
Ｓ２＝（a×b×c）/[(d×c+e+f)+(d+e+f)×g]
采用并行和流水技术前后的写速率比较如表１所示。可以看出，采用该方案后的速率较采用前有了大幅度的提高。即使考虑到硬软件的延迟及其它一些因素，这个速率的提升仍然是可观的，说明这个设计方案是可行的。
表1采用并行和流水技术前后的 《基于闪存的星载大容量存储器的研究和实现(第2页)》
本文链接地址：http://www.oyaya.net/fanwen/view/169995.html
２．１．２接口模块
系统与外部的接口有两个。一是与ＣＰＵ的接口，主要完成系统的初始化、外部命令和地址的输入以及内部状态参数的输出，同时ＣＰＵ还要对存储区完成管理：无效块的管理、地址的译码和映射等；二是与外部高速数据源的接口，主要完成外部高速数据的接收和发送。这里选用了１３９４高速总线作为数据源总线。
２．１．３数据缓冲模块
这一模块包括数据输入ＦＩＦＯ、数据输出ＦＩＦＯ和一个作为数据备份的ＳＲＡＭ。由于闪存的写入速度比较慢，如果没有数据缓冲区，外部的高速数据很有可能会丢失，而且数据回放时也需要一个缓冲区使内外的数据率匹配。考虑到编程出错时需要重新加载数据，按照流水线的工作方式，如果不进行数据备份，可能会出现出错时的数据丢失，因此选用了一个ＳＲＡＭ进行数据备份。当将输入ＦＩＦＯ的数据写入ＦＬＡＳＨ时，同时也将数据写入到ＳＲＡＭ进行备份；当需要重新编程时，再从ＳＲＡＭ中将相应的备份数据重新写入ＦＬＡＳＨ。
２．１．４主控模块
这一模块完成整个存储器系统的内部控制，是核心控制机构，连接着存储区、数据缓冲以及外部接口三个模块，完成它们之间的数据、命令、地址、状态的相互传递、转换和处理。主控模块又分为三个子模块，即存储区控制子模块、存储区数据子模块和１３９４接口控制子模块，分别由三片ＦＰＧＡ(现场可编程逻辑阵列)完成。
３系统的基本工作原理
下面以闪存的写（编程）操作为线索，阐述系统的基本工作原理。
３．１写操作的准备和启动
１３９４高速总线上的串行数据通过一定的接口芯片变换成并行数据。当大容量存储器接收到外部１３９４高速总线上的数据存储握手信号时，１３９４接口控制子模块利用握手信号产生一定的时钟和控制信号，控制高速数据缓存入３２位的输入ＦＩＦＯ。当输入ＦＩＦＯ的存储量达到一次８级流水运行的数据量时，就向ＣＰＵ发出中断，申请写操作启动。
图4页编程操作时序图
３．２写流水操作的加载和自动编程
存储区的寻址采用内存寻址方式，即为ＦＬＡＳＨ存储区分配一段内存空间，ＣＰＵ象访问内存一样对其进行寻址，大小为２Ｍ，共２１根地址线，其中高３位是子模块选择，选择８级流水中的某一级；低１８位是子模块的每块芯片的页（行）地址。对于芯片内的列地址，由于向每一页写入数据时，总是从页的起始处开始写，即列地址（页内编程起始地址）是固定的，因此可以直接由ＦＰＧＡ给出。当ＣＰＵ接收到写操作启动的中断申请时，给出写操作命令，并进行地址译码。存储区控制子模块将ＣＰＵ给出的命令和地址经过一定的逻辑转换成片选、命令、地址及控制信号，依次对８级存储子模块进行片选并完成各级命令和内部地址的加载工作。然后再由存储区控制子模块产生一定的控制信号，控制输入ＦＩＦＯ启动对８级存储子模块的数据加载工作：首先对第一级进行片选，数据流由输入ＦＩＦＯ经存储区数据子模块驱动后输入第一级存储子模块，经过５１２个写周期后（页有效数据），完成对四片并行的ＦＬＡＳＨ芯片的页加载，加载完成后由存储区控制子模块给出自动编程的起始指令１０Ｈ，第一级子模块的四片芯片就开始将加载到页寄存器的数据写入到芯片内部，进行自动编程工作。页编程操作时序图如图４所示，这时它们的片选可以无效。然后使第二级片选信号有效，开始对第二级进行数据加载。依次下去，完成８级存储子模块的数据加载。
３．３检验写流水操作是否成功
第一级存储子模块在完成了数据加载后开始自动编程，待到８级的数据加载都完成后，其自动编程已接近尾声。此时不断检测该级四片芯片的忙／闲端口，一旦它们都处于“闲”状态时，说明自动编程都已经结束。这时由存储区控制子模块的控制逻辑产生片选信号，选通第一级存储子模块并发读状态命令７０Ｈ，通过采样四片芯片的Ｉ／Ｏ端口的“０”状态来检测编程是否成功，并将检测结果锁存进ＦＰＧＡ内部的寄存器；然后按同样的方式对第二级存储子模块进行检测，依次下去，直到“记录”下８级存储子模块的编程成功与否的状态信息后，向ＣＰＵ申请中断并将这些状态值返回给ＣＰＵ。ＣＰＵ则根据这些状态值更新无效块映射表，并将无效块映射到冗余区，对编程出错的存储子模块重新编程。重新编程与正常编程的工作原理是一致的?只不过数据是由ＳＲＡＭ输出给ＦＬＡＳＨ，且不能进行流水操作。
４采用并行及流水技术后速率的估算
根据上述实现方案以及三星闪存芯片的时序和各项性能指标参数，可以对采用四片并行和８级流水技术后的写速率做一个理论上的大致估算，整个流水操作完成所需的时间应以最后一级流水完成的时间为准。估算方法如下：令ＦＬＡＳＨ芯片中一页的数据量为ａ?并行操作的芯片数为ｂ?流水的总级数为ｃ，命令、地址和数据的加载时间为ｄ?芯片自动编程时间为ｅ，检测时间为ｆ，需重新编程的级数为ｇ，正常写速率为Ｓ１，重新写入时的写速率为Ｓ２，则：
Ｓ１＝（a×b×c）/（d×c+e+f）
Ｓ２＝（a×b×c）/[(d×c+e+f)+(d+e+f)×g]
采用并行和流水技术前后的写速率比较如表１所示。可以看出，采用该方案后的速率较采用前有了大幅度的提高。即使考虑到硬软件的延迟及其它一些因素，这个速率的提升仍然是可观的，说明这个设计方案是可行的。
表1采用并行和流水技术前后的 《基于闪存的星载大容量存储器的研究和实现(第2页)》
★读了本文的人也读了：