高性能锁相环PE3293及其应用

　
　　ＰＥ３２９３的功能原理框图如图３所示，它主要由２１－ｂｉｔ串行控制寄存器、一个复用输出器以及锁相环ＰＬＬ１和ＰＬＬ２组成。每个ＰＬＬ都有一组除Ｎ的整数主计数器、一个参考计数器、一个鉴相器以及带内部补偿电路的内部脉冲成形器，而每个除Ｎ的整数主计数器则包括一个内部双模预分频器，可用作计数和小数累加。
　　
　　串行数据输入端Ｄａｔａ输入的数据可在时钟Ｃｌｏｃｋ的上升沿逐次移入２１ｂｉｔ的移位寄存器，其中ＭＳＢ?Ｍ１６?最先输入，当ＬＥ为高时，数据送入最后２位地址位所决定的２１ｂｉｔ的移位寄存器的相应地址中。图４所示是ＰＥ３２９３的寄存器位。如果将ｆＬＤ用作数据输出，那么移位寄存器中的Ｓ２０的内容将在Ｃｌｏｃｋ的下降沿送入ｆＬＤ，这样，ＰＥ３２９３和相应的器件就构成了环状结构。
　　
　　ＰＬＬ１（ＲＦ）的ＶＣＯ频率ｆｉｎ１的大小与ｆｒ的值有关，它们之间的关系如下：
　　
　　ｆｉｎ１＝[(３２×Ｍ１)＋Ａ１＋(Ｆ１／３２)]×?ｆｒ／Ｒ１?
　　
　　值得注意的是，为了获得连续的信道，必须满足Ａ１小于等于Ｍ１，而且ｆｉｎ１必须大于等于１０２４倍的（ｆｒ／Ｒ１）。
　　
　　ＰＬＬ２（ＩＦ）的ＶＣＯ频率ｆｉｎ２的大小与ｆｒ的值有关，它们的关系如下：
　　
　　ｆｉｎ２＝[１６Ｍ２＋Ａ２＋(Ｆ２／３２)]×(ｆｒ／Ｒ２)
　　
　　同理，为了获得连续的信道，必须满足Ａ２小于等于Ｍ２，ｆｉｎ２必须大于等于２５６倍的（ｆｒ／Ｒ２）。
　　
　　Ｆ１可用于决定ＰＬＬ１的分频比，如果Ｆ１为偶整数，那么，ＰＥ３２９３可自动化简分频数。比如，Ｆ１等于１２时?分数１２／３２将自动化简为３／８这样，分母就可能为２，４，８，１６和３２。相应地，Ｆ２可用于决定ＰＬＬ２的分频比。
　　
　　图4
　　
　　４ＰＥ３２９３的典型应用电路
　　
　　ＰＥ３２９３非常适合基于ＰＣＳ基站的ＣＤＭＡ无线通信系统，它能保持很低的相位噪声和寄生输出成分，而且功耗非常低，使用也很方便，几乎不需要多少外围电路。它的另一个优点是具有一个高阻ＶＣＯ输入引脚，因此这就避免了在ＶＣＯ、ＰＬＬ和ＲＦ电路中使用功分器的麻烦。
　　
　　在频率综合器的设计中，环路滤波器的优化设计要权衡很多因素，环路带宽一般定为步进频率的１０％。对二阶环来说，ＰＥ３２９３可以提供快速的锁定时间，而且环路带宽的增加还可以减少锁定时间，但过宽又会导致系统稳定性变差。如果对锁定时间的要求不是很高的话，较窄的二阶环可残留较少的ＦＭ?而且不需要增加额外的器件；而三阶环在锁定时间和残留ＦＭ中可进行较好的协调。ＰＥ３２９３器件中的ＰＬＬ自带接地电容和成形电路，其中ＰＬＬ１自带５０ｐＦ的接地电容，而ＰＬＬ２自带１００ｐＦ的接地电容。对于窄带环路滤波来说，这些电容是相对透明的。但随着环路带宽的增加，内部电容将起主要作用，它将限制环路带宽。而对大多数应用系统来说，这不是考虑的主要因素。比如，当ＰＬＬ１用作步进频率为８０ｋＨｚ时，环路带宽可以为８ｋＨｚ。这对于二阶环和三阶环的环路滤波器的设计来说，利用Ｐｅｒｅｇｒｉｎｅ公司的软件Ｉｎｔ－Ｎ＿ＰＤ＿ＬＰＦ很容易实现。该软件可以在Ｐｅｒｅｇｒｉｎｅ公司的主页上免费下载。
　　
　　数据输入端Ｄａｔａ输入的数据在时钟输入Ｃｌｏｃｋ的上升沿逐次移入２１ｂｉｔ的移位寄存器且ＭＳＢ(Ｍ１６)在先，因此，当ＬＥ为高时，数据送入由图４所示的最后２位地址位所决定的２１ｂｉｔ移位寄存器的相应地址中。比如，当程序对计数器Ａ１进行控制时，送入寄存器的最后两比特(Ｓ０,Ｓ１)应为(１,１)，计数器Ａ１中的５比特位可以按表２设置。因此，在正常情况下，即使不用ＰＬＬ２?ＩＦ??Ｓ１６也应设为０。应注意的是，ＰＥ３２９３的工作模式、鉴相器极性和功率控制均可以由Ｃ１０～Ｃ１４和Ｃ２０～Ｃ２４来控制。
　　
　　表2PE3293的计数器设计表
　　
　　分频比MSBLSB地址位S11S10S9S8S7S1S0A14A13A12A11A1011000000111000011120001011------11311111111
　　在该频率合成器的程序控制中，如果控制引脚处于低阻状态，将有可能产生频率波动现象，这种情况可以通过５１Ω的串联电阻来解决。在图５中，第１、７、１３、１９和２３为保留引脚，可以将其连接到地或电源。为了获得最好的效果，Ｃｉｎ１（第５脚）应尽可能地靠近这些引脚，并对ＶＣＯ部分接地引线采用ＲＦ布局布线技术，以免引入干扰。
　　
　　５结语
　　
　　本文介绍了ＰＥ３２９３的基本原

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