基于VHDL的I2C总线控制核设计

　　摘要：从状态机的角度，介绍一种I2C控制核的VHDL设计方法。将其嵌入到FPGA中，用于实现与TMS320C6000系列DSP的接口，并配合DSP的软件完成对视频采集与显示处理系统中数字视频编、解码器工作模式寄存器的配置及其状态查询。着重介绍I2C控制核的总体设计方案，详细描述其内部命令状态机和时序状态机的工作原理及相应的VHDL代码。此外，介绍I2C控制核与DSP相互通信中断处理机制的VHDL实现方法。最后，给出在Xilinx公司的ISE6.1+ModelSimXE5.7c软件平台中进行EDA的综合结果与时序仿真图。
　　关键词：I2C总线状态机FPGAVHDLDSP控制器核
　　
　　引言
　　
　　I2C总线是双向、两线、串行、多主控（multi-master）接口标准，具有总线仲裁机制，非常适合在器件之间进行近距离、非经常性的数据通信。由于其使用两线的硬件接口简单，I2C总线的应用越来越广泛。实现I2C总线通信协议主要有两种方法：①利用MCU对两根I/O口线进行软件编程，模拟I2C总线的SCL和SDA时序要求；②使用专用I2C总线控制核，但受其主机（host）接口方式和时钟频率的限制，在有些场合应用并不方便。
　　
　　图1
　　
　　在我们开发的基于DSP的视频采集与显示处理系统中，为了满足数字视频信号传输带宽及图像处理算法速度的要求，选择了TI公司的32位高速、高性能DSPTMS320C6711（简称C6711）芯片（CPU时钟150MHz，外围存储器接口EMIF时钟100MHz）作为处理核心；外围加上FPGA和数字视频编码器与解码器，实现对标准复合视频信号的采集、处理和视频显示任务。由于C6711没有可以单独控制的I/O口线，所以不能使用①的方法；由于外围扩展存储器接口（EMIF）工作在100MHz，也不易实现②的方法，从系统小型化，充分利用FPGA的逻辑资源，提高硬件系统集成度的角度出发，选定在FPGA内自行设计I2C控制核的方法，实现DSP的高速异步存储器接口到I2C总线接口的转化。下面着重介绍如何使用VHDL进行I2C总线控制核设计。
　　
　　1总体思想
　　
　　SCL和SDA分别为I2C总线的时钟线和数据线。目前，支持I2C总线通信协议的视频编、解码芯片大多只支持100Kb/s或400Kb/s的传输速度，并且支持两种地址：①从设备地址（SCLAVEADDRESS，8bit），分为读地址和写地址，高7位用于选中芯片，第0位是读/写控制位（R/W），决定是对该芯片进行读或写操作；②内部寄存器单元地址（SUBADRRESS，8bit），用于决定对内部的哪个寄存器单元进行操作，通常还支持地址单元连续的多字节顺序读写操作。I2C总线的读、写操作过程如下。
　　
　　写过程（S：开始，Sr:重开始，P:停止，-S：从设备，-M：主设备，W：写位，R：读位）
　　
　　SLAVEADDRESS(W)ACK-SSUBADDRESSACK-SDATA(NBYTES)ACK-SP
　　读过程
　　
　　SSLAVEADDRESS(W)ACK-SSUBADDRESSACK-S(Sr)SLAVEADDRESS(R)ACK-SDATA(NBYTES)ACK-MP
　　I2C控制核的设计采用自顶而下的方法，分为三个模块：I2C_top模块、I2C_cmd模块、I2C_core模块。总体结构框图如图1所示。I2C_top

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