基于EMP 7128的数字式相位测量仪

摘要：分析了基于Altera公司CPLD芯片EMP7128SLC84-15进行相位测量的基本原理，给出了用EMP7128SLC8415进行相位测量的硬件实现电路及ＶＨＤＬ源程序。
　　关键词：EMP7128SLC84-15；CPLD；相位；频率
　　
　　１器件简介
　　
　　ＥＭＰ７１２８ＳＬＣ８４－１５是Ａｌｔｅｒａ公司的ＭＡＸ７０００Ｓ系列ＣＰＬＤ，它采用ＣＭＯＳ工艺，并以第二代矩阵结构为基础，实际上也是一种基于Ｅ２ＰＲＯＭ的器件。ＥＭＰ７１２８ＳＬＣ８４－１５有８４个引脚，其中５根用于ＩＳＰ（ＩｎＳｙｓｔｅｍＰｒｏｇｒａｍｍａｂｌｅ）下载，可方便地对其进行在系统编程。此器件内集成了６０００门，其中典型可用门为２５００个，有１２８个逻辑单元，６０个可用Ｉ／Ｏ口，可单独配置为输入、输出及双向工作方式，２个全局时钟及一个全局使能端和一个全局清除端。ＥＭＰ７１２８ＳＬＣ８４－１５支持多电压工作，其传输延时为７．５ｎｓ，最高工作频率高达１２５ＭＨｚ，并支持多种编程方式，同时可利用Ａｌｔｅｒａ公司的第三代开发软件Ｍａｘ＋ＰｌｕｓＩＩ方便地进行仿真、综合和下载。
　　
　　２系统工作原理
　　
　　图１所示是一个数字式相位测量仪的系统工作示意图。图中，输入的比较信号ｂ与参照信号ａ，经参数相同的整形电路变换为正方波后，将两个方波进行异或（在ＣＰＬＤ中完成），同时与测得信号的频率ｆ（由ＣＰＬＤ设计一频率计完成）再异或，然后将得到的信号经２ｆ倍频，再将此信号作为闸门，并在其高电平时段利用高频时钟ｆｃ进行计数，最后在下降沿时将计数值读出并设为Ｎ，则相位为：
　　
　　Ｐｈａｓｅ＝１８０°Ｎ／ｆｃ
　　
　　该相位测量仪表系统除整形电路外，其余均可由ＣＰＬＤ完成。计数所使用的晶振频率为４ＭＨｚ时?此系统的分辨率为１８０°／（４×１０６）＝（４．５×１０－５）°。
　　
　　３基于ＣＰＬＤ的程序设计
　　
　　设计系统软件时?运用ＶＨＤＬ语言，可将系统分为频率计、分频器、相位计数器３个子模块，现对其分别进行描述：
　　
　　(１)频率计
　　
　　ｌｉｂｒａｒｙｉｅｅｅ;
　　
　　ｕｓｅｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ;
　　
　　ｕｓｅｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_ｕｎｓｉｇｎｅｄ．ａｌｌ；
　　
　　ｅｎｔｉｔｙｆｃｏｕｎｔｅｒｉｓ
　　
　　ｐｏｒｔ(ｓｉｇ:ｉｎｓｔｄ_ｌｏｇｉｃ;－－输入信号
　　
　　ｃｌｋ:ｉｎｓｔｄ_ｌｏｇｉｃ;－－０．５Ｈｚ的闸门信号，可由晶振分频得到
　　
　　ｃｏｕｎｔｅｒ:ｏｕｔｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ｄｏｗｎｔｏ０));?
　　
　　－－计数输出
　　
　　ｅｎｄ;
　　
　　ａｒｃｈｉｔｅｃｔｕｒｅｄａｔａｏｆｆｃｏｕｎｔｅｒｉｓ
　　
　　ｓｉｇｎａｌｔｅｍｐ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ｄｏｗｎｔｏ０);
　　
　　ｂｅｇｉｎ
　　
　　Ｐ１:ｐｒｏｃｅｓｓ(ｓｉｇ)
　　
　　ｂｅｇｉｎ
　　
　　ｉｆｓｉｇ＇ｅｖｅｎｔａｎｄｓｉｇ＝‘１’ｔｈｅｎ
　　
　　ｉｆｃｌｋ＝‘１’ｔｈｅｎ
　　
　　ｔｅｍｐ＜＝ｔｅｍｐ＋１;－－在闸门的高电平时段计数
　　
　　ｅｌｓｅ
　　
　　ｔｅｍｐ＜＝“００００００００００００００００００００”?
　　
　　－－在闸门的低电平时段清零
　　
　　ｅｎｄｉｆ;
　　
　　ｅｎｄｉｆ;
　　
　　ｅｎｄｐｒｏｃｅｓｓＰ１;
　　
　　Ｐ２?ｐｒｏｃｅｓｓ(ｃｌｋ)
　　
　　ｂｅｇｉｎ
　　
　　ｉｆｃｌｋ′ｅｖｅｎｔａｎｄｃｌｋ＝′０′ｔｈｅｎ
　　
　　ｃｏｕｎｔｅｒ＜＝ｔｅ
　　
　　
　　
　　ｍｐ;在闸门的下降沿将数据读出
　　
　　ｅｎｄｉｆ;
　　
　　ｅｎｄｐｒｏｃｅｓｓＰ２;
　　
　　ｅｎｄ;
　　
　　由于闸门采用的是０．５Ｈｚ的方波，因此?输出数值即为频率值。
　　
　　(２)分频模块
　　
　　通过此模块可对频率计得到的频率进行分频，也可在异或后再分频得到频率为０．５Ｈｚ的矩形波。
　　
　　ｌｉｂｒａｒｙｉｅｅｅ;
　　
　　ｕｓｅｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ;
　　
　　ｕｓｅｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_ｕｎｓｉｇｎｅｄ．ａｌｌ;
　　
　　ｅｎｔｉｔｙｆｅｎｉｓ
　　
　　ｐｏｒｔ(ｑｉｎ:ｉｎｓｔｄ_ｌｏｇｉｃｖｅｃｔｏｒ(１９ｄｏｗｎｔｏ０);－－连接频率计输出的频率值
　　
　　ｑｏｕｔ:ｏｕｔｓｔｄ_ｌｏｇｉｃ);
　

《基于EMP 7128的数字式相位测量仪》