嵌入式系统中FPGA的被动串行配置方式

通过上述讨论可以看出，在使用APEX 20K系列FPGA开发实际应用系统，特别是要形成某种产品时，如果系统中不含微处理器，只能使用方式①；若系统中含有微处理器，方式①、②、③、④都可以使用，但②、③、④可以发现，方式②的接口最简单，实现起来比其它两种方式都方便因而在含有微处理器的系统中得到了广泛应用，本通信系统的设计中即采用了该方式。

2.2 配置文件的使用

Altera公司的开发工具Quartus II及MAX+PLUS II可以生成多种格式的配置文件，针对不同的配置方式要使用不同格式的配置文件。设计项目编译以后会自动生成.sof文件和.pof文件。其中.pof文件在配置方式①使用专用配置器件时使用，.sof文件用于通过连接在计算机上的下载电缆直接对FPGA进行配置的场合，配置方式可以是JTAG方式或PS方式中使用ByteBlaster下载电缆的情况。基于.sof文件还可以生成.hex、.rbf和.ttf文件。.hex文件是Intel Hex格式的ASCII码文件，第三方的编程器可以使用这种格式的文件对Altera公司的配置器件进行编程。.rbf文件是二进制文件，1字节的rbf数据包含8bit的配置数据，使用时将其存入ROM中。微处理器人ROM使用这种格式的文件。.ttf文件是列表文本文件，.rbf文件的ASCII码存储形式，并且各个字节之间用逗号进行了分隔。如果系统中有其它程序，可以将.ttf文件作为系统程序源代码的一部分，和其它程序一起编译。本系统中采用了.ttf文件作为系统程序的一个头文件使用，其配置数据以数组形式被配置程序使用。对于某种特定型号的FPGA，无论其设计有多复杂，在相同版本的开发工具下生成的配置文件大小是一样的。

3 被动串行方式（PS）配置时钟

使用PS方式对FPGA进行配置时，只需要5根信号线，其配置时序如图1所示。

配置时这五根信号线都接至微处理器的I/O上，其中nCONFIG、DCLK、DATA0设置成输出态，由微处理器对FPGA进行操作；nSTATUS/CONF_DONE设置成输入态，由微处理器对FPGA的配置状态进行检测。微处理器首先在nCONFIG信号线上产生一个宽度大于8μs的负脉冲，然后开始检测nSTATUS信号的状态。FPGA检测到nCONFIG信号的下降沿后会迫使nSTATUS和CONF_DONC信号拉低，并且在nCONFIG信号重新抬高之间保持为低电平。NCONFIG信号抬高后，nSTATUS将在1μs之内随之抬高，微处理器检测到此变化后就认为FPGA已经做好准备可以开始配置。配置第一个上升沿与nSTATUS的上升沿之间要求至少有1μs的时间间隔。由于配置数据是与配置上升沿同步的，在配置时钟的上升沿来之间应当将1bit的配置数据在数据线上准备好，配置数据按低位在先高位在后的顺序从数据线上送出。当全部配置数据送出以后，CONF_DONE信号将被抬高，表明配置结束。微处理器检测到CONF_DONE信号抬高，就结束配置过程。如果配置过程中出错，FPGA将迫使nSTATUS信号拉低，微处理器检测到此变化将重新开始配置。

配置结束以后，FPGA还需要个初始化的过程才能进入正常工作状态。在Quartus II或MAX+PLUS II生成的配置文件中已经包含了额外的初始化比特，只需将配置文件 数据在配置时钟的同步下全部送出就已经完成了初始化，用户不必另外加以考虑。

4 硬件电路设计

系统的硬件电路设计如图2所示。

由于S3C44B0X内部只有8KB的SRAM作CPU的Cache使用，无法满足系统程序存储及运行的需要，因此需要外挂存储器作为程序保存和运行的空间。系统中使用1片2MB的Flash作为程序存储器，系统的整个应用程序，包括EP20K200E配置程序及配置文件都固化于其中保存。另外使用1片9MB的SDRAM作为系统程序运行空间，S3C44B0X、Flash和SDRAM构成了一个最小的嵌入式系统。Flash、SDRAM与S3C44B0X的连接方法可参考S3C44B0X用户手岫。

使用PS配置地需要将EP20K200E的MSEL0、MSEL1、nCE三个引脚接地，然后将EP20K200E的nCONFIG、DATA0、DCLK、CONF_DONE、nSTATUS引脚分别接至S3C44B0X的GPC0、GPC1、GPC2、GPC3、GPC4引脚上。S3C44B0X的I/O口均为多功能口，可以根据应用的需要通过内部寄存器将其设置成输入口、输