基于FPGA的多路脉冲重复频率跟踪器

　　
　　号滤波器，对信号脉冲流进行稀释，减轻跟踪器的压力。信号滤波器的原理图如图３所示。
　　
　　信号滤波器的核心是关联比较器，ＦＰＧＡ为关联比较器的实现提供了便利条件。本系统中采用了两路关联比较器，一路用于信号载频滤波，一路用于信号脉宽滤波。由图３可见，只有载频和脉宽都在一定的范围之内的信号才能通过滤波器，即对信号进行了筛选。在现代复杂电磁环境下，载频和脉宽都比较接近的信号是相当多的，同时比较器的上、下限不能取得过于接近，这样滤波器的输出就不只限于一部信号，即使这样也极大地稀释了信号流。这种稀释过的信号流送到跟踪器，有助于提高跟踪器的实时性，更利于成功地截获信号。
　　
　　２系统实现
　　
　　系统框图如图４所示，整个系统由ＤＳＰ和ＦＰＧＡ组成，在ＦＰＧＡ中设计了８路跟踪器，最多可同时对８路信号进行跟踪。ＤＳＰ负责控制各路跟踪器的工作，包括对各路跟踪器装载参数和使能，同时通过ＨＰＩ（上位机接口）与弹上主控计算机传递数据。
　　
　　由于各路跟踪器都是采用纯硬件方式实现的，所以占用的ＤＳＰ处理时间很少，ＤＳＰ只需将主控计算机传递的信号参数装载到跟踪器中，并发出启动命令即可，余下的工作由跟踪器自动完成，无需ＤＳＰ干预，使ＤＳＰ有大量的时间执行其它计算任务。
　　
　　２．１ＦＰＧＡ器件选择
　　
　　本设计采用Ａｌｔｅｒａ公司的ＡＰＥＸ系列ＥＰ２０Ｋ２００ＥＱＩ芯片。ＡＰＥＸ系列ＦＰＧＡ是Ａｌｔｅｒａ公司的高端产品，是工业界第一块整合了ＳＯＰＣ（ｓｙｓｔｅｍ－ｏｎ－ａ－ｐｒｏｇｒａｍｍａｂｌｅ
　　
　　－ｃｈｉｐ）集成电路的可编程逻辑器件。其集成度高，最多能提供２５０万个门电路、５万个逻辑单元，并且在不减少逻辑单元的情况下可提供４４万位ＲＡＭ。低功耗设计，采用双电压体系，核心电压１．８Ｖ，Ｉ／Ｏ电压３．３Ｖ，与多种接口标准兼容。
　　
　　ＥＰ２０Ｋ２００ＥＱＩ芯片属于工业级芯片，采用２４０针ＰＱＦＰ封装，用户Ｉ／Ｏ管脚数为１６８个，提供８３２０个逻辑单元，芯片面积却仅为３４．５ｍｍ×３４．５ｍｍ。本设计中每路跟踪器占用的逻辑单元为７％，８路跟踪器外加一些辅助电路总共占用的逻辑单元为６０％，芯片资源尚有剩余，为将来系统功能改进留了余地。
　　
　　２．２ＦＰＧＡ芯片的配置
　　
　　ＡＰＥＸ系列ＦＰＧＡ芯片是基于ＳＲＡＭ技术的器件，由于ＳＲＡＭ的易失性，掉电以后芯片中的配置信息将丢失，所以每次系统上电时都要重新加载配置数据。Ａｌｔｅｒａ公司提供了一系列的配置器件用于储存配置数据并且在上电时加载ＦＰＧＡ。本设计选用Ａｌｔｅｒａ公司的ＥＰＣ２，最大的优势在于ＥＰＣ２是ＦＬＡＳＨ器件，可以多次重复编程，改掉了以前的ＰＲＯＭ配置器件只能写入一次的缺点，极大地方便了系统调试和产品升级。当设计完成的产品需要改进时，只需将ＥＰＣ２中的内容重写一遍即可，缩短了产品的研发周期。
　　
　　在设计中需要注意的是ＥＰＣ２的容量是１．６Ｍｂ，根据ＦＰＧＡ芯片的容量大小需要的配置芯片的数目是不等的。本设计中采用的ＥＰ２０Ｋ２００ＥＱＩ芯片的容量是１．９Ｍｂ，所以需要两片ＥＰＣ２。图５是用两片ＥＰＣ２配置ＥＰ２０Ｋ２００ＥＱＩ芯片的连线图，通过ＥＰＣ２芯片的ｎＣＡＳＣ管脚，可以方便地实现多片级联。系统上电后，ＥＰ２０Ｋ２００ＥＱＩ芯片检测到ｎＣＯＮＦＩＧ管脚电平由低到高的跳变时，启动配置流程。首先ＥＰ２０Ｋ２００ＥＱＩ芯片驱动ＣＯＮＦ＿ＤＯＮＥ管脚为低，将第一片ＥＰＣ２的ｎＣＳ管脚拉低，选通该芯片。经过一段延时以后ＥＰ２０Ｋ２００ＥＱＩ芯片释放ｎＳＴＡＴＵＳ管脚，上拉电阻将ＥＰＣ２的ＯＥ管脚拉成高电平将其使能。ＥＰＣ２用其内部振荡器将配置数据串行输出到ＦＰＧＡ芯片中。当第一片ＥＰＣ２的全部数据输出完后，它驱动ｎＣＡＳＣ管脚为低，按顺序驱动第二个ＥＰＣ２的ｎＣＳ为低，启动第二个ＥＰＣ２输出数据。前一个ＥＰＣ２启动下一个ＥＰＣ２的过程在一个时钟周期内就可以完成，所以输送给ＦＰＧＡ芯片的数据流是连续的。
　　
　　２．３ＦＰＧＡ芯片的在线编程
　　
　　ＡＰＥＸ系列ＦＰＧＡ芯片在边界扫描模式（ＪＴＡＧ模式）下可以对其进行在线的配置重构，系统无需重新上电就可以修改ＦＰＧＡ芯片的配置，极大地方便了调试。ＪＴＡＧ模式也可以对ＥＰＣ２进行在线编程。在系统设计时，可以把多个器件组成一个ＪＴＡＧ器件链，用一个ＪＴＡＧ兼容头（例如Ａｌｔｅｒａ的ＢｙｔｅＢｌａｓｔｅｒＭＶ并口下载电缆）把所有的器件连接起来。ＪＴＡＧ器件链方式特别适合电路板上有多个器件的情况，用一个ＪＴＡＧ头就可以对多个器件进行在线编程。本设计中电路板上有三个ＪＴＡＧ器件，包括两片ＥＰＣ２和一片ＦＰＧＡ，设计的ＪＴＡＧ器件链如图６所示。
　　
　　图5EPC2配置FPGA
　　
　　在ＪＴＡＧ器件链中，两个ＥＰＣ２是第

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