基于uPSD323X的EPP增强并口的接口技术

不需要了解HDL语言，只有点击鼠标即可完成对地址锁存器、Flash、可编程逻辑电路等外设的所有配置和写入。它支持所有PSD器件的开发，使用PSDsoftEXPRESS工具对uPSD323X系列器件的可编程逻辑电路的操作简单、直观。PSDsoftEXPRESS工具可以在ST网站（www.st.com/psd）免费下载。
　　
　　3用uPSD323X实现EPP接口设计
　　
　　3.1硬件接口
　　
　　EPP增强并口的速度最高可达到500KB/s～2MB/s,这对外设的接口设计提供了一个很高的要求，如果外设响应太慢，系统的整体性能将大大下降。用户可编程逻辑器件，系统的整体性能将大大降低。用户可编程逻辑器件，如FPGA（FieldProgrammableGatesArray,现场可编程门阵列）和CPLD（ComplexProgrammableLogicDevice,复杂可编程逻辑器件），可以实现EPP增强并口的接口设计，这种实现方案可以达到并口中的速度极限，并且保密性好。ST公司的uPSD323X内部集成了可编程逻辑电路（CPLD），因此使用uPSD323X可以很好地实现EPP增强并口的接口设计。
　　
　　EPP接口（EPP1.7）外设硬件接口原理如图3所示。在本设计中，uPSD323X通过中断的方式接收PC机并口的数据，并且当外设准备好数据上传到PC机时，PC机采用的也是中断方式接收外设的数据。
　　
　　在上述硬件电路的基于上实现EPP并口通信还需做两部分的工作：一部分工作是在PSDsoftEXPRESS工具中完成对CPLD的数据的锁存；另一部分工作是在KEILC51环境下编写中断服务程序，实现EPP数据的读取和发送。
　　
　　图3
　　
　　3．2对CPLD的编程及其实现数据锁存的过程
　　
　　在PSDsoftEXPRESS工具中，将PA端口（EPPD0～EPPD7）配置成带有时钟上升沿触发的寄存器类型（PTclockedregister）的输入宏，PB0（nWait）配置成上升沿触发的D类型寄存器（D-typeregister）的输出宏，PB3（nWrite）、PB4(nDstrb)、PB2(nAstrb)配置成CPLD逻辑输入（logicinput）口。NDstrb信号和nAstrb信号各自取反再相与后的值作为输入宏单元和输出宏单元的时钟。上述对PA、PB端口的配置用方程式表示如下：
　　
　　PORTAEQUATIONS：
　　
　　=======================
　　
　　！EPPD7_LD_0=nAstrb&nDstrb;
　　
　　EPPD0.LD=EPPD3_LD_0.FB;
　　
　　!EPPD3_LD_0=nAstrb&nDstrb;
　　
　　EPPD1.LD=EPPD3_LD_0.FB;
　　
　　!nWait_C_0=nAstrb&nDstrb;
　　
　　EPPD2.LD=EPPD3_LD_0.FB;
　　
　　EPPD3.LD=EPPD3_LD_0.FB;
　　
　　EPPD4.LD=FPPD7_LD_0.FB;
　　
　　EPPD5.LD=EPPD7_LD_0.FB; 《基于uPSD323X的EPP增强并口的接口技术(第3页)》