一种全同步数字频率测量方法的研究

闸门的控制信号，实现实际测量闸门信号、标准时钟、被测信号全同步，从而消除Nx和Ns测量误差。全同步频率测量法原理如图2所示。在给出参考闸门信号后，通过一个脉冲同步检测器检测被测信号脉冲沿和标准时钟信号脉冲沿的同步信息，当它们同步就开始计时；参考闸门关闭后，亦检测被测信号脉冲沿和标准时钟信号脉冲沿的同步信息，当它们同步则停止计时。对于任意的标准时钟和被测信号，要找到两者脉冲完全同步的时刻来开启、关闭闸门是不现实的，但有可能找在实现脉冲同步检测电路时，也存在一个脉冲同步检测的误差范围。若以这个脉冲同步检测电路检测到脉冲同步的时刻作为开关信号，可以使得实际闸门的开关发生在标准时钟和被测信号都足够接近的时刻，从而达到计算值量化误差的最小化。设开启闸门时脉冲同步时间为△t1，关闭闸门时脉冲同步时间差为△t2，脉冲同步检测最大时间差值或称为最大误差为△t，则有：|△t1|≤△t,|△t2|≤△t。不计标准时钟误差，实际闸门与标准时钟同步，实际闸门时间为Ts,则被测信号的频率测量值为：被测信号频率的真实值可表示为：频率测量的相对误差为：从(6)式可知，频率测量的最大相对误差只与脉冲同步检测最大时间差值△t和闸门时间Ts有关。将(6)式与（3）式对比可知，标准时钟周期1/?s和脉冲同步检测最大时间差值△t分别是M/T法和本文所述的全同步频率测量法中限制频率测量精度提高的原因。显然，控制△t来提高频率测量精度是有铲的，而且实现起来比提高标准时钟频率更容易。在全同步频率测量法中，当△t=2.5ns、Ts为1s时，频率测量相对精度可以达到10-9量级；或当△t=2.5ns、Ts取0.001s时，可以实现1000次/s、相对精度达到10-6量级的快速动态频率测量。
　　
　　2实验原形与测试结果根据上述思想，利用VHDL语言，在基于ALTERA公司EPF10K100ARC240-1FPGA的硬件平台上实现了一个全同步数字频率测量的实验原形，其原理图如图3所示。系统由控制器、脉冲同步检测、计数器、频率换算逻辑、锁存器和显示等几部分组成。其中，脉冲同步检测是检测被测信号与标准时钟是否同步并产生实际闸门控制信号的关键部分，其电气性能直接影响到频率测量精度。脉冲同步检测的设计仿真结果如图4所示。图4中，pulse1和pulse2为输入的标准时钟和被测信号，gate为输入的参考闸门信号，output为脉冲同步检测电路产生的实际闸门信号。所设计电路的脉冲同步检测最大误差△t为2.5ns，即pulse1和pulse2的上升沿时间如果相差不大于2.5ns，则检测为两脉冲同步；反之，则检测为两脉冲不同步。
　　
　　在相同条件下使用全同步频率测量法与A/T法进行频率测量的对比结果如表1所示。系统使用的标准时钟频率fs为1.000000MHz，被测信号频率标称值为3.68639MHz。
　　
　　表1全同步频率测量法与M/T法的测量对比结果测量编号参考闸门时间（ms）全同步频率测量法M/T法标准时钟计
　　数值测量信号计
　　数值实际闸门时间（ms)测量结果（MHz）测量结果（MHz)1196335500.9633.686393.68721101437381.0143.686393.68731101437381.0143.686393.68641101437381.0143.686393.68750.011184350.1183.68643.760.01511880.0513.68623.770.01511880.0513.68623.780

《一种全同步数字频率测量方法的研究(第2页)》