基于定点DSP的CMOS数字视频监控终端设计

图像传感器OV6630与逻辑控制芯片直接相连，图3是接口设计原理图。其中SCL、SDA为I2C控制线；PCLK、HSYNC、VSYNC分别为点频和行场同步输出信号线；RGB[7..0]为8位图像数据输出信号线。通过Altera公司的EPM10K30A对OV6630进行I2C控制，包括对比度、亮度、饱和度、白平衡及自动曝光、同步信号位置及极性输出、帧速率和数据输出格式控制等。为了保证数据传输的实时性，在EPM10K30A内分配2组RAM缓冲区，其大小均为352×16位，1组RAM中存储1行的图像数据。由OV6630输入的Bayer原始数据输出格式，经过预处理后，每个像素点均输出R、G、B数据。数据格式采用5、6、5分配原理，即红色和蓝色为5位数据宽度，绿色6位数据宽度。因此，每个像素输出16位数据。对352×288的图像传感器，每行共有352像素，因此，每行需要352×16位容

采用SDRAM可以存储大量的图像资料。它的控制通过FPGA实现。SDRAM采用Hynix公司的4M×16位的HY57V641620，工作频率可以达到100MHz以上。对SDRAM的控制主要包括以下几个方面。

①时序与命令的控制。主要负责模式选择、页面切换、读写方式和自动刷新起动等控制。

②数据读写。SDRAM与传统EDO方式的DRAM相比，由于它通过一个高速同步时钟进行时序协调，因此其读写速度很快。在猝发读写模式下，其读写时间可达20ns。

③DMA控制。TMS320C5402对SDRAM的访问可以通过DMA方式进行。它在启动DMA之前，通过控制寄存器使SDRAM工作于页面猝发模式。

2 JPEQ算法实现

JPEG压缩是利用DCT和VLC（可变长编码）技术实现图像压缩的。在DCT变换时，以8×8像素为基本计算单元，在DCT变换为

其中，当i、j=0时，C（i）、；其它情况下，C（i）、C（j）=1。i、j表示像素位置。

具体来说，就是将每个像素的原始内容f(x,y)分别减去128，通过上述公式得到一个经过能量优化的8×8DCT系数矩阵。然后，通过一个亮度量化矩阵和一个色度量化矩阵去一一除以对应的DCT系数矩阵，即进行DCT系数量化，并利用Z形扫描得到一个维量化系数序列。最后，利用标准的VLC编码表，对该序列中的非零数据进行霍夫曼编码得到最终的JPEG压缩数据。

由于是以8×8作为一个基本处理单元，因此，可以利用TMS20C5402内部的快速RAM作为缓冲区。实际表明，只需要占用DSP内部的5K字节缓冲区即可完成JPEG压缩编码工作。当DSP工作于100MHz主频时，压缩一幅视频图像可以在1.5s内完成。

结论

利用16位定点DSP和CMOS图像传感器设计的数字视频监控终端，可以实现视频压缩图像的存储与传输；通过利用DSP的快速运算特性，可以实现对运行目标的有效识别。识别结果能够及时上传给上位机，以达到对目标的有效监控。