ADSP Tiger SHARC芯片TS101S及其应用

　　摘要：ADSPTigerSHARC系列中的TS101S是AD公司最新推出的高性能定／浮点数字信号处理器。文章利用FBLMS算法在输入信号为高度相关性时仍然具有较好的收敛速度这一特点，进而通过FBLMS算法在TS101S上实现了自适应滤波，并在EZ-KIT开发板上测试通过，同时验证了该算法抑制同频窄带信号对雷达干扰的有效性。
　　关键词：ADSPTiserSHARC；FBLMS；窄带干扰；TS101S
　　
　　１引言
　　
　　利用数字信号处理器（ＤＳＰ）来进行模拟信号的处理同时具有很大的优越性，其主要表现有精度高，灵活性大，可靠性好等方面。它不但可以广泛应用于通信系统、图形／图像处理、雷达声纳、医学信号处理等实时信号处理领域。而且随着人们对实时信号处理要求的不断提高和大规模集成电路技术的迅速发展，数字信号处理器也发生着日新月异的变革。就ＡＤ公司而言，继１６－ｂｉｔ定点ＡＤＳＰ２１ｘｘ和３２－ｂｉｔ浮点ＡＤＳＰ２１ｘｘｘ系列之后，日前又推出了ＡＤＳＰＴｉｇｅｒＳＨＡＲＣ系列的新型器件。这种ＴｉｇｅｒＳＨＡＲＣ系列器件是基于ＡＤ２１０６ｘ的下一代高性能芯片，其内部集成有更大容量的ＲＡＭ，它可以在单周期内执行４条指令，且可以很方便地实现多片并行处理系统的扩展，这些新添的特性更增加了高速实时信号处理的可行性。本文将介绍该系列中的ＴＳ１０１Ｓ芯片，以及利用该芯片实现ＦＢＬＭＳ?Ｆｒｅｑｕｅｎｃｙ－ｄｏｍａｉｎＢｌｏｃｋＬＭＳ?算法的自适应预测滤波的设计方法。此外，笔者还在ＥＺ－ＫＩＴ开发板上测试通过并验证了该算法抑制同频窄带信号对雷达干扰的有效性。
　　
　　２ＴＳ１０１Ｓ系统器件的结构性能
　　
　　２．１结构特点
　　
　　ＴＳ１０１Ｓ的系统结构逻辑框图如图１所示。ＴＳ１０１Ｓ依旧采用超级哈佛结构（ＳＨＡＲＣ），并运用流水线技术，目前可以达到８级流水线（３级取指５级执行），其结构特点如下：
　　
　　●具有特殊的指令集和较长的指令字，一个指令字可以同时控制芯片内多个功能单元的操作；
　　
　　●片内集成有可由用户自己定义的６Ｍｂｉｔ大容量ＳＲＡＭ存储器；
　　
　　●具有２个独立的计算单元，每个单元都有算术逻辑单元、乘法器、移位器、寄存器组及相关的数据对齐缓冲器，并可通过加速器支持Ｔｒｅｌｌｉｓ解码?如，Ｖｉｔｅｒｂｉ和Ｔｕｒｂｏ解码?和复数相关运算；
　　
　　●带有两个ＩｎｔｅｇｅｒＡＬＵ，每个ＩＡＬＵ含有两个通用寄存器组，因而具有强大的地址产生能力，可支持环形缓冲和位反序寻址；
　　
　　●支持ＳＩＭＤ操作。
　　
　　２．２主要性能
　　
　　ＴＳ１０１Ｓ具有极高的处理能力，它采用静态超标量结构，既有超标量处理器所具备的大容量指令缓冲池和指令跳转预测功能，又可以在程序执行前就对指令级进行并行操作并用编译器预测出来。ＴＳ１０１Ｓ的其它重要性能指标如下：
　　
　　●指令周期为４ｎｓ（主频２５０ＭＨｚ）?运算能力达到２５０ＭＩＰＳ；
　　
　　●ＤＳＰ每周期能执行４条指令，具有２４个１６－ｂｉｔ定点运算和６个浮点运算能力，能提供１５００ＭＩＰＳ或６．０ＧＯＰＳ的性能；
　　
　　●每周期可实现８×１６ｂｉｔ乘与４０ｂｉｔ累加或者２×１６ｂｉｔ乘与８０ｂｉｔ累加；
　　
　　●支持３２ｂｉｔＩＥＥＥ浮点数据和８ｂｉｔ／１６ｂｉｔ／３２ｂｉｔ／６４ｂ

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