基于Verilog HDL设计的自动数据采集系统

　⑤6μs转换时间，100ksps采样速率；
　　
　　⑥内部或外部采样控制；
　　
　　⑦内部或外部时钟控制转换。
　　
　　在MAX196的控制字中：
　　
　　①A2A1A0为通道选择字：000～101分别代表通过0～5；
　　
　　②BIP、RNG为输入范围和极性选择；
　　
　　③ACQMOD：采样控制模式，0为内部控制采样，1为外部控制采样；
　　
　　④PD1、PD0为时钟与省电模式选择。
　　
　　内部转换模式时序如图2所示。当向MAX196写入包含通道选择、量程选择、极性选择的控制字时，完成A/D转换的初始化。控制字的ACQMOD位用来选择内部转换模式和外部转换模式，当写入ACQMOD位为0的控制字时，将启动内部转换模式，这里采用内部采样模式，一次转换需要12个时钟周期，转换周期由芯片内部时钟确定。写入一个写脉冲（WR+
　　
　　
　　
　　CS）可以启动一次转换。当在A/D转换期间写入新的控制字时，将中止转换并启动一次新的采样周期。A/D转换结束，输出低电平信号INT有效，信号RD读取A/D转换结果并复位INT信号，完整的一个转换周期结束。
　　
　　2.2数据缓存器
　　
　　系统采集的数据常常放在数据缓存器中。数据缓存区要求既要有与A/D芯片的接口，又要有与系统DSP的接口以提高数据吞吐率，因此常选用双口RAM或FIFO。由于FIFO不需要地址寻址，为了简化控制信号，本模块采用FIFO芯片CY7C425作为数据缓存区。FIFO存储器允许数据写入和读出不依赖于数据速率，并且总是以写入的顺序读出。根据Full和Empty标志来判断存储器全满或空。FIFO芯片可以进行数据宽度和存储深度的扩展而不会增加额外的时间延迟。当写信号（W）为低电平时发和写操作，当读信号（R）为低电平时发生读操作。A/D转换的结果通过写操作不断存入FIFO中，当FIFO满时，Full标志有效，向系统申请中断，DSP响应中断，立即启动DMA读FIFO中的数据，当读到空时，Empty标志有效，DSP停止读入操作。采用两片CY7C425扩展为18位1024字的高速异步FIFO存储器，数据处理速度达到50MHz，可以实现数据的高速写入和高速读出。FIFO异步读写时序见图3。
　　
　　2.3状态机模块
　　
　　状态机（FSM）完成自动A/D转换和数据存储，控制芯片是EPM7128SQC100。该状态机由系统时钟驱动，产生RD、WR、INT信号，状态机能连续运行，不断地写命令字以启动A/D转换，然后读出A/D的转换结果并同时写入FIFO。时序图见图4。
　　
　　复位时，产生写脉冲WR，芯片MAX196在WR的上升沿锁存外部输入的命令控制字，开始A/D转换。当A/D转换结束时，芯片INT变为低电平，在下一个时钟的上升沿，RD变为低电平，数据总线上输出数据。当RD信号低电平有效时，INT信号变为高电平，下一个时钟的上升沿，RD信号变为高电平，在RD的上升沿数据被锁存进FIFO。RD信号回到高电平后，WR信号变为低电平，于是又开始下一次转换。
　　
　　3系统的VerilogHDL描述
　　
　　电子系统设计中一般遵循自上而下的设计思路，对系统进行设计、描述与仿真。考虑到模块的通用性和可移植性，常常使用HDL语言来描述数字系统，如VerilogHDL、VHDL、AH

《基于Verilog HDL设计的自动数据采集系统(第2页)》