CPLD在远程多路数据采集系统中的应用

输出；二是从串口读入外部串行数据并将其转换为８位并行数据送到计算机。

   

并入串出操作由输入信号的高电平触发的，串行输出结束后，结束信号变为‘０’。而串入并出操作则由串行输入的下降沿触发，且串行输入要保持低电平持续半个周期以上。此半周期时钟同时可作为输入移位时钟，８位数据输入结束后，结束信号变为‘０’并维持到下次数据输入。数据口是８位双向三态Ｉ／Ｏ口。

时钟产生模块产生的时钟用于并入串出模块和串入并出模块。在串入并出操作中，工作时钟只有高于移位时钟，才能检测是否开始一次新的输入过程，因此，工作时钟是移位时钟的４倍。其时钟产生模块的ＶＨＤＬ源程序如下：

ＬＩＢＲＡＲＹ ＩＥＥＥ;

ＵＳＥ ＩＥＥＥ．ＳＴＤ_ＬＯＧＩＣ_１１６４．ＡＬＬ;?

ＥＮＴＩＴＹ ｃｌｋｇｅｎ ＩＳ

ＰＯＲＴ (ｉｃｌｋ,ｏｃｌｋ:ＢＵＦＦＥＲ ＳＴＤ_ＬＯＧＩＣ);?

ＥＮＤ ｃｌｋｇｅｎ;

ＡＲＣＨＩＴＥＣＴＵＲＥ ｃｌｋ ＯＦ ｃｌｋｇｅｎ ＩＳ

ＳＩＧＮＡＬ ｉｃｌｋ_ｌａｇ,ｏｃｌｋ_ｌａｇ:ＴＩＭＥ:＝０ ｎｓ;

ＳＩＧＮＡＬ ｔｅｍｐ_ｉｃｌｋ,ｔｅｍｐ_ｏｃｌｋ:ＳＴＤ_ＬＯＧＩＣ;

ＢＥＧＩＮ

ＰＲＯＣＥＳＳ(ｔｅｍｐ_ｉｃｌｋ,ｔｅｍｐ_ｏｃｌｋ)

ＢＥＧＩＮ

ｔｅｍｐ_ｉｃｌｋ＜＝ＮＯＴ ｔｅｍｐ_ｉｃｌｋ ＡＦＴＥＲ ｉｃｌｋ_ｌａｇ／４;

ｔｅｍｐ_ｏｃｌｋ＜＝ＮＯＴ ｔｅｍｐ_ｏｃｌｋ ＡＦＴＥＲ ｏｃｌｋ_ ｌａｇ;

ＥＮＤ ＰＲＯＣＥＳＳ;

ｉｃｌｋ＜＝ｔｅｍｐ_ｉｃｌｋ;

ｏｃｌｋ＜＝ｔｅｍｐ_ｏｃｌｋ;

ＥＮＤ ｃｌｋ;

限于篇幅，ＵＡＲＴ模块的其它底层模块设计这里不作一一介绍。

图3

３　系统仿真和验证

软件设计完成后，可根据Ｐｒｏｔｅｌ９９ＳＥ中的电路原理图进行引脚锁定，然后启动编译程序来编译项目。编译器将进行错误检查、网表提取、逻辑综合和器件适配，然后进行行为仿真、功能仿真和时序仿真。最后采用并口下载电缆ＢｙｔｅＢｌａｓｔｅｒ并通过ＪＴＡＧ编程方式将ｔｏｐ．ｐｏｆ文件下载到ＥＰＭ７２５６ＳＱＣ２０８－１０芯片中，从而生成硬件电路。４　结束语

为了将该远程多路数据采集系统应用到污水处理自动控制系统中，笔者设计了以计算机为核心的分布式控制管理系统（ＦＣＳ），从而高性价比地实现了污水处理设备的自动化控制和信息化管理，稳定可靠地发挥了污水处理设备的作用，实现了现场数据信息传递的完全数字化，同时保证了数据采集的准确性和控制功能的可靠性。

借助先进的ＭＡＸ＋ＰＬＵＳＩＩ ＥＤＡ设计软件和高可靠性的ＣＰＬＤ／ＦＰＧＡ芯片开发的这种分布式控制管理系统，不但可大大节省电路开发费用，而且能提高设计效率，同时还可有效实现电路的数字化与微型化。

《CPLD在远程多路数据采集系统中的应用(第2页)》