使用PLD内部锁相环解决系统设计难题

号必须经过锁相环到达全局时钟布线网络。同时，锁相环还可以提供多个时钟相移的信号，同样可以连接到全局布线网络来驱动片的时钟信号。以Xilinx公司的SPARTAN2系列芯片为例（Altera的Cyclone或者更高级别的系列也提供了类似的锁相环），使用片内锁相环进行时钟相移的示意如图3所示。
　　
　　相移以后的时钟对于系统设计有很大的用处。本文利用了相移以后的时钟解决了系统设计中的两个难点，取得了令人满意的效果：
　　
　　①用PLL解决使能信号漂移的难题；
　　
　　②使用PLL满足TI的TMS320C62XX系列DSP中XBUS的建立、保持时间要求。
　　
　　3使用PLL解决使能信号漂移的难题
　　
　　
　　
　　
　　>由于DSP的XBUS响应FIFO的中断XINT0时，需要回复XRF、XCE0、XOE三个信号。只有三个同时有效时，才可以读FIFO，所以读使能信号RDEN=not(XCE0orXREorXOE)；XBUS回复FIFO中断信号XINT1时，需要回复XWE和XCE1两个信号。只有两个信号时有效才可以写FIFO，所以WREN=not(XCE1orXWE)。
　　
　　RDEN或者WREN都是由FPGA内部组合逻辑产生的，在FPGA内部组合逻辑的物理延时（tc）为3～5ns。考虑到XBUS的使能信号本身相对于时钟上升沿（td）就有1～7ns，所以使能信号有效相对时钟上升沿来说可能的变化范围为4～12ns，如图4所示。
　　
　　图3中，系统经过锁相环的相移，驱动FPGA内部逻辑的时钟。相对于XCLK来说，如果XBUS的回应信号的延时为1ns(图4中实线所示部分)，则RDEN经过组合逻辑延迟，变为高有效的时候，可以在时钟的第一个上升沿采样到（图4中实线所示）；如果XBUS的回应信号延时为7ns（图4中虚线所示），则RDEN经过组合逻辑延迟以后，只能在第二个时钟的上升延才能采样到高有效信号。
　　
　　显而易见，XBUS信号延迟的变化范围太大，造成了系统设计的不稳定性。要解决这个问题，通过逻辑优化是没有办法来进行的。因为产生使能信号的那一级组合逻辑本身的延迟是无法改变的。
　　
　　本文灵活地运用了FPGA内部锁相环的移相功能，巧妙地解决了信号XCLK_Shift相对于XCLK的相移问题。而且，经过这个相移以后的时钟信号，无论XBUS使能信号怎么在1～7ns内发生变化，都可以保证在XCLK_Shift的第二个时钟周期采样到高有效信号。这样就确定了稳定的逻辑关系，为可靠稳定的设计奠定了基础。
　　
　　4使用PLL满足XBUS的建立、保持时间要求
　　
　　如图1中所示，FIFO中数据输出时需要满足一定的建立和保持时间（图1中为时间5和时间6）。但是，时钟信号XCLK输入FPGA的时候需要首先经过IOB（输入输出模块），然后才能连接到锁相环部分进入全局时钟网络。采用同步输出的时候，输出数据也要经过IOB才可以输出。IOB本身的延时就很容易导致无法确保正确的建立和保持时间，满足不了XBUS的要求，如图5所示。
　　
　　为了解决这个问题，同样可以采用锁相环进行时钟相位偏移来弥补通过IOB引起的时钟相位偏移。这样，数据端的输出只要相对于经过偏移的时钟信号满足建立保持时间，那么，就可以满足原始时钟信号的要求（如图5中虚线所示）。
　　
　　5结论
　　 《使用PLD内部锁相环解决系统设计难题(第2页)》