2阶Δ-∑调节器ADS1202的原理和应用

202的基本输入结构如图3所示，输入阻抗和调节器时钟频率之间的关系是：
　　
　　AIN（Ω）=1012/7fMCLK(MHz)
　　
　　设计中应考虑输入阻抗的影响，由于输入级的源极阻抗很高。因此，信号经过这个外部源极阻抗时将有一部分损失。对ADS1202的模拟输入信号有两个限制，一是决不允许进出模拟输入端的电流超过10mA。二是绝对输入电压要保持在规定的范围内，如果输入电压超过了此限制，变换器前端的保护二极管将导通。此外，把加到任一输入端上的电压维持在规定的-320mV~+320mV范围内时，可确保器件的线性度。
　　
　　3．2调节器
　　
　　在以方式3工作时，调节器的取样频率（CLK）范围在几MHz~12MHz之间。根据时钟应用的要求可以减小MCLK频率，但外部的MCLK必需为调节器频率的两倍。调帛技术基于2阶、充电平衡A/D变换器，其设计构想如图4所示。1bit数据变换器（DAC）的模拟输入电压和输出电压被积分后，在X2和X3处提供了一个模拟电压。这一模拟电压出现在他们各自的积分器上，这些积分的输出以正或负方向变化。当X4处的信号值等于比较器的基准电压时，比较器的输出从负变为正或从正变为负由它的初始状态决定。当比较器的输出值从高变为低时，1bitDAC对下一个时钟脉冲的响应由X6处的模拟输出电压充电决定，促使积分相应的方向进行。调节器对积分器前端的反馈将迫使积分器输出端的值去跟踪输入的平均值。
　　
　　3．3数字输出
　　
　　当一个外部时钟提供给MCLK时，它被用来作为芯片的系统时钟，也可作为数据输出的帧时钟。调节器输出端的数据是一个串行流，可通过MDAT管脚在MCLK的下降沿读取。理论上，0V的输入差分信号将产生一连串1和0，其中50%的时间是高电平，50%的时间是低电平。而256mV的差分输入信号将产生一连串1和0，其中80%的时间是高电平；相应的，-256mV的差分输入信号以及产生的一串1和0中，有20%的时间是高电平，输入电压与输出调制信号的关系如图5所示。
　　
　　3．4数字接口电路
　　
　　使用加到调节器的时钟信号（CLK）对与Δ-∑调节器输入端相连的模拟信号进行变换，以从Δ-∑调节器输出数据。大多数应用中，将Δ-∑调节器和DSP或单片机直接相连以提供两个标准信号。MDAT和MCLK信号提供了最简易的连接方法，如果要减少连线的数量，两个信号有时不是最理想的解决办法。
　　
　　在精确取样瞬间，接收器、DSP或其它控制设备必须对来自调节器的输出数据信号进行取样。要做到这一点，必须对接收器的时钟信号进行取样，以便与发送器的时钟信号同步。而Δ-∑调节器时钟信号、接收器、滤波器、以及时钟必须同步。可用三种方式来获得这种同步：第一种方式是用Δ-∑调节器和滤波器接收来自主时钟的时钟信号；第二种方式是由Δ-∑调节器发送与数字信号在一起时钟信号；第三种方式是用滤波器获得来自接收波形本身的时钟信号。最佳的解决方案是使用带有灵活接口的Δ-∑调节器ADS1202，它在输出线MCLK和MDAT上可能提供灵活的输出形式，因此适用于不同的工作方式。可用控制信号管脚M0和M1来选择提供的信号类型。
　　
　　3．5灵活的接口电路
　　
　　ADS1202灵活的接口电路如图6所示。控制信号M0和M1进入解调器，解调输入码并选择所需的工作方式。来自解码器的五个解码信号分别控制RC振荡器、多路复用器MUX1、MUX2、M

《2阶Δ-∑调节器ADS1202的原理和应用(第2页)》