用68HC908GP32单片机实现EPP增强并口的接口技术

址写周期和地址读周期。数据周期用于计算机和外设间传送数据；地址周期用于传送地址、通道、命令、控制和状态等辅助信息。图1是EPP数据写的时序图，图中的nIOW信号实际上在进行EPP数据写时并不会产生，只不过是表示所有的操作都发生在一个I/O周期内。在t1时刻，计算机检测nWAIT信号，如果nWAIT为低，则表明外设已经准备好，可以启动一个EPP周期了。在t2时刻，计算机把nWRITE信号置为低，表明是写周期，同时驱动数据线。在t3时刻，计算机把nDataStrobe信号置为低，表明是数据周期。外设在检测到nDataStrobe为低后读取数据并做相应的数据处理。在t4时刻把nWAIT置为高，表明已经读取数据，计算机可以结束该EPP周期。在t5和t6时刻，计算机把nDataStrobe和nWRITE置为高。这样，一个完整的EPP数据写周期就完成了。图1中的nDataStrobe信号如果换为nAddStrobe信号，就是EPP地址写周期。图2是EPP地址读周期。与EPP写周期类似，只不过是由外设来驱动数据线。
　　
　　EPP时序还包括初始化、中断申请等，可以查阅参考文献1获得详细的时序图及时序说明。
　　
　　2.EPP增益并口的逻辑界面
　　
　　EPP增强并口模式使用与标准并口模式相同的基地址，定义了8个I/O地址。基地址+0是SPP数据口，基地址+1是SPP状态口，基地址+2是SPP控制口。这3个口实际上就是SPP模式下的数据、状态和控制口，这样保证了EPP模式和SPP模式的软硬件兼容性。
　　
　　
　　
　　
　　基地址+3是EPP地址口，向这个I/O口中写数据将产生一个连锁的EPP地址写周期，从这个I/O口中读数据将产生一个连锁的EPP地址读周期。在不同的EPP应用系统中，EPP地址口可以根据实际需要设计为设备选择、通道选择、控制寄存器、状态信息等，给EPP应用系统提供了极大的灵活性。
　　
　　基地址+4是EPP数据口，向这个I/O口中写数据将产生一个连锁的EPP数据写周期，从这个I/O口读数据将产生一个连锁的EPP数据读周期。基地址+5～+7与基地址+4一起提供地EPP数据口的双字操作能力。EPP允许主机在1个时钟周期内写1个32位双字，EPP电路再把32位双字拆为4个字节依次从EPP数据口中送出去。也可以用16位字方式进行数据传送。
　　
　　3.EPP增强并口外设的硬件实现方案
　　
　　EPP增强并口的速度可以达到1～2MB/s，这对外设的接口设计提出了一个很高的要求。如果外设响应太慢，则系统的整体性能将大大下降。EPP接口设计方案是整个EPP应用系统整体性能的关键。
　　
　　（1）门电路实现
　　
　　这种实现方案可以实现基本的接口，但是无法对地址周期作出具体的处理。门电路实现方案的最大缺点是缺乏基本的灵活性，并且没有任何的保密措施。设计方案的任何改动都要重新设计整个接口系统。因此，不推荐使用这种实现方案。
　　
　　（2）可编程逻辑器件实现
　　
　　用户可编程逻辑器件如FPGA和CPLD可以实现EPP增强并口的接口设计。这种实现方案可以达到并口的速度极限，并且提供了很大的灵活性。FPGA容量大、功耗低、寄存器资源丰富，可以把EPP应用系统的其他复杂接口和控制都做在一个芯片中。缺点是每次使用前FPGA都需要配置，并且FPGA抗干扰能力差，在恶劣的环境中容易丢失配置信息。CPLD

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