一种MCU时钟系统的设计

２）
　　
　　
　　
　　
　　其中，Ｔｐ＝Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４
　　
　　图4二分频电路及时钟驱动器
　　
　　这样就可把双边约束（１）式简化为单边约束（２）式了。无论是有效信号或是无效信号，都可以以任意快的速度通过ＣＬ而不会造成竞争。
　　
　　当然，相数过多又会使设计复杂度提高，因此这里选择了两相不重叠时钟。
　　
　　３时钟系统逻辑电路设计
　　
　　３．１两相不重叠时钟产生的方法
　　
　　两相不重叠时钟产生电路如图３所示。ｃｌｋ为外部晶振产生的送入ＭＣＵ的单相时钟，Ｉ１是ＭＣＵ内部产生的保护信号，正常工作时Ｉ１为低电平，发生故障时?如由于噪声干扰导致ＰＳＥＮ和ＲＤ、ＷＲ同时有效的错误发生时?Ｉ１变成高电平而关闭时钟；当系统复位时，会使得图３中Ｉ１为低电平，恢复ｃｌｋ的输入。由于正常情况下ＰＤ为低电平，所以ｃｌｋ等同于经过三个非门变成图中的单相输入信号，加到用“或非”门交叉而构成的Ｒ－Ｓ触发器，单相时钟从左边加到一个“或非”门上，反相后加到另一个“或非”门上，这样得到的ＣＫ１和ＣＫ２是不重叠的。单相时钟与双相时钟的对应关系如图３所示。
　　
　　当信号Ｖ变成高电平时（因为正常工作时ＰＤ一直保持为０），Ｍ１管关断，信号就一直保存在静态锁存器中。每当时钟信号变高时，就把静态锁存器的输出传给Ｗ，使得Ｗ一直处于低电平而不影响“或非”门Ａ１，故图３中Ａ１可以简化为二输入。
　　
　　在时钟受到一个逻辑信号（也就是门控时钟）控制的情况下，可能会有一些动态节点不被刷新。为了避免这种错误，采用由一个ＮＭＯＳ控制管Ｍ２加两个交叉耦合反相器组成静态锁存器。其中反馈管采用的倒比Ｗ／Ｌ很小（＜１），可以作为电平恢复器件，这样有利于保存信息。
　　
　　３．２二分频电路
　　
　　通常把一周期指令的执行时间称为一个机器周期，并进一步划分为２～６个状态（高速ＭＣＵ到标准ＭＣＵ），每一状态有两相时钟，即为两个节拍，每个节拍持续一个振荡周期。如何向芯片内部提供一个两节拍的时钟信号呢？这就需要二分频电路对外部振荡信号进行分频，使得在每个时钟的前半周期，节拍１信号有效；后半周期，节拍２信号有效。
　　
　　二分频电路是由两个静态锁存器组成的触发器，如图４所示。其中ＣＫ１和ＣＫ２是两相不重叠时钟，当ＣＫ１＝０，ＣＫ２＝１时，静态锁存器ｂ的输出经过一个反相器提供ＣＫ３和ＣＫ４，使得ＣＫ３＝０，ＣＫ４＝１；经过半个周期后，ＣＫ１＝１，ＣＫ２＝０，Ｍ４断开，低电平信号存储在静态锁存器ａ中，使ＣＫ３的值不变，这样ＣＫ３延续了一个周期的低电平（高电平），就形成了两分频，如此形成的时钟信号周期增加一倍。ＣＫ４由ＣＫ３经过一个反相器形成，两者相位相反。
　　
　　３．３时钟驱动器及分配
　　
　　影响时钟偏差主要有以下几个因素：
　　
　　·连接时钟数的连线；
　　
　　·时钟数的拓扑结构；
　　
　　·时钟的驱动；
　　
　　·时钟线的负载；
　　
　　·时钟的上升及下降时间。
　　
　　在ＭＣＵ内部，时钟信号要驱动大的负载，是负载最重的信号，有可能导致电路延时和时钟偏差。消除的方法之一是增强驱动能力。设计的驱动器如图４（二分频电路除外）所示。最初的时钟信号由二分频电路输出的ＣＫ３和ＣＫ４提供。值得注意的是，为了提高翻转速度增加

《一种MCU时钟系统的设计(第2页)》