一种MCU时钟系统的设计

了旁路管，即ＰＭＯＳ晶体管Ｍ５、Ｍ７和ＮＭＯＳ晶体管Ｍ６、Ｍ８，而且它们的Ｗ／Ｌ比要取得足够大?如设计的为３５０／１，这样就不需要外部附加自举电容。当然为了防止导通电流过激（ｄｉ／ｄｔ），可以加入电阻起稳定作用。该时钟驱动器的一个重要特点，就是所产生的两相不重叠时钟的相位与时钟负载无关，输出Ｃｌｋ３和Ｃｌｋ４能高到ＶＤＤ电平和低到地电平。
　　
　　图6IDL控制通生CPU内部的时钟信号
　　
　　在ＭＣＵ内部合理分配时钟网络。通常有两种方法：线形缓冲和树形缓冲。考虑到ＭＣＵ内部时钟负载比较大，采用图５所示的树形缓冲将时钟电路分成若干分支。时钟分配的各个分支在各级之间具有相同的相对扇出，同时每个分支所带负载数目基本相同，因为不平衡的分支是时钟歪斜的主要原因。
　　
　　３．４低功耗设计
　　
　　低功耗设计要求时钟网络尽量简单，晶体管尺寸尽量小，并且应尽量减少不必要的电路节点翻转，所以设计的ＭＣＵ一方面要大量采用只有三个元件组成的静态锁存器，参见图３；另一方面要有三种工作功率管理模式，即正常、空闲、掉电三种方式，以满足低功耗方式的应用。因此，内部所使用的时钟分三类，第一类送入部分控制器和数据通道（ＣＰＵ核），在低功耗方式（空闲）下时钟关闭，如图６中的Ｃｌｋ５和Ｃｌｋ６；第二类用于控制定时器，如Ｃｌｋ１和Ｃｌｋ２；第三类则用于控制中断电路和串行口的时钟，如Ｃｌｋ３和Ｃｌｋ４。后两类不受低功耗方式的限制。
　　
　　（１）在掉电方式（ＰＤ＝１）下，时钟信号发生器及内部所有的
　　
　　
　　
　　功能部件都停止工作。如图３所示，ＰＤ＝１时，封锁一个“与非”门和一个“或非”门，使Ｖ一直为低电平，输给Ｒ－Ｓ触发器的单相时钟的状态被固定，或为低电平或为高电平，这样整个芯片的时钟信号被冻结。
　　
　　（２）在空闲方式（ＩＤＬ＝１）下，时钟信号继续提供给中断逻辑、串行口、定时器，但ＣＰＵ的时钟被切断了。如图６所示，ＩＤＬ＝１时，“或非”门输出为低电平，“与非”门输出为高电平，通过时钟驱动器使得Ｃｌｋ５＝１、Ｃｌｋ６＝０，这样通往ＣＰＵ的信号就被冻结了。
　　
　　图7用CSMC0.6um工艺库对时钟电路的逻辑仿真
　　
　　４设计验证与总结
　　
　　综合图３、图４、图６就构成了整个时钟系统。为了对电路进行逻辑仿真，首先在ＣＡＤＥＮＣＥ的Ｃｏｍｐｏｓｅｒ－ｓｃｈｅｍａｔｉｃ中调用ＣＳＭＣ０．６μｍ标准单元工艺库，设置好管子参数，画出电路图。然后进入ＡｎａｌｏｇＡｒｔｉｓｔＳｉｍｕｌａｔｉｏｎ环境进行参数较理想化的电路仿真。其中ｃｌｋ的脉宽为０．５μｓ，周期为１μｓ，将各种信号（如ＰＤ、ＩＤＬ）的上升时间和下降时间设置为０．００２μｓ?整个仿真时间取１６μｓ，参考电压为５Ｖ，得到的仿真结果如图７所示。可以看到Ｉ１＝１时，通往内部的各时钟信号被封锁；ＰＤ＝１时，所有时钟（Ｃｌｋ１～Ｃｌｋ６）被冻结；而ＩＤＬ＝１时?只有通往ＣＰＵ的Ｃｌｋ５和Ｃｌｋ６被冻结，因此各信号满足设计要求。
　　
　　
　　
　

《一种MCU时钟系统的设计(第3页)》