一种实用的中频数字接收机设计

的缺点是需要两片ADCs，系统的复杂度成倍增长，且两路ADCs采样的起始时刻要满足相隔约3．57x10-9秒，采样过程中它们之间的相位差要保持不变，这对采样时钟的相位和两路ADCs的参数一致性要求很高，一般的系统难以实现。
　　
　　
　　
　　
　　综合上述方案，根据对其优缺点的分析，在具体设计中权衡利弊，对系统复杂度和系统性能折衷考虑，形成了下面的数字化接收方案。
　　
　　2数字化接收方案
　　
　　2．1系统结构
　　
　　基于以上分析，笔者设计了一种基于软件无线电的全数字化接收机。系统的实现框架如图5所示。
　　
　　此设计在前两种方案的基础上，结合各自优势，尽可能抑制了它们的缺点：一方面由于应用了带通采样机制，此方案具有第一种方案效率高、所用器件少的优点，同时又比第一种方案的适用范围广，它可恢复复数形式的基带信号，而单路带通采样方案实现的实信号情况仅为其中的一个特例而已。另一方面，采用数字下变频器，解决了第二种方案使用两路ADCs所遇到的由于ADCs电路参数不一致及双通道幅度、相位失配，使系统性能急剧下降的问题。因此本方案具有一定的工程应用价值，这一点在后面会进一步说明。
　　
　　系统工作过程为：将接收的中频信号经过中心频率为70MHz的声表面波SAW(SurfaceAcousticWave)带通滤波器：BPF(Bandpassfilter)后得到信号r(t)，输入到ADC进行带通采样，采样速率为fs，产生的数字信号r[n]送入数字下变频器DDC(DigitalDownConverter)处理，输出I、Q两路基带数据到后端的DSP、FPGA等数字信号r[n]处理器件中，调用不同的软件模块对具体信号进行相应处理。这种软件化机制使整个系统功能具有可扩展的空间，灵活性大大提高。
　　
　　根据本系统相关的设计指标，带通滤波器采用VANLONG公司的BP60190。其中心频率为70MHz，3dB带宽为10．2MHz，中心频率上的插入损耗典型值为24．7dB。ADC采用AD公司的AD9214，这是一款10bit的ADC芯片，最高采样速率为105Msps。DDC采用AD公司的新一代数字下变频器AD6624A，它代表了目前多通道DDC的最高技术水平，一个突出的优点在于：最高输入数据速率可以达到100Msps。采用此芯片，系统所要接收的宽带信号就能实现用较高的速率进行采样，最大限度地减少采样速率降低所造成的信噪比恶化。
　　
　　AD6624A在本系统中完成的主要功能有下变频、低通滤波和降低采样速率。其工作流程如图5所示。由一片ADC采样得到的实信号r[n]首先通过频率变换器完成下变频，得到I、Q．两路信号r1I[n]、r1Q[n],这样就避免了方案二的不足：因为方案二中的正交信号是用两路ADCs采样得到的，难以克服由于器件参数不一致使信号幅度、相位失配等问题。下一级是一个可编程的重采样梳状滤波器rCIC2(secondorderResamplingCascadedIntegrator
　　
　　CombFIRfilters)。CIC滤波器是一种简单的整系数滤波器，一般综合信号失真程度和运算量的考虑，工程上常应用此类滤波器完成抽取或内插滤波。然后信号通过一个五级级联的梳状滤波器组CIC5(frithorderCascadedIntegratorCombFIRfilters)。在该滤波器组中进行抗混迭滤波得到基带信号rI[n]、rQ[n]，并进行数据的抽取，抽取率可以取2～32之间的任意整数。接下来是AD6624A中的最后一个信号处理单元——可编程RAM系数滤波器RCF(RAMCoeffi-cientFIRfilter)，在此单元中进一步变换采样速率并对信号波形进行整形。最后经过输出控制逻辑单元，输出符合系统要求的低速率基带信号。
　　
　　2．2主要工作参数的确定
　　
　　设数字下变频器(DDC)内部NCO的工作频率为fL，考虑一般的情况，待发送的基带信号为复数形式，表示成：
　　
　　s(t)=I(t)+jQ(t)(1)
　　
　　则在发送端经上变频得到的中频复信号为s1(t)=s(t)ejωIt，取其实部调制到射频发送出去。理想情况下，接收机收到的中频信号r(t)=Re{s1(t)}。其中，Re{·)表示取复数的实部。
　　
　　采样后的信号r[n]，通过频率变换器后变为I、Q两路信号r1I[n]、r1Q[n]，这里仅给出I路信号的表示式，Q路信号的分析方法类似。
　　
　　首先要确定数字下变频器中NCO的本振频率。通常情况下，

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