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VHDL在高速图像采集系统中的应用设计


  elsif(vref'eventandvref='J')then
  
  if(flagct="001"andrts0='1')then
  
  flagct<="010";
  
  elsif(flagct="010")then
  
  flagct<="011";
  
  elsif(flagct="011")then
  
  flagct<="100";
  
  endif;
  
  endif;
  
  endprocess;
  
  process(flagct)
  
  begin
  
  if(flagct="010"orflagct="011")then
  
  sig_frame<='1';
  
  else
  
  sig_frame<='0';
  
  endif;
  
  endprocess;
  
  sig_field<=sig_frameandvref;
  
  endblock;
  
  当pcicon0引脚再现大于等于场周期(20ms)的低电平信号时,可以确保该模块处于触发状态,在下一个奇数场出现时,(rts0=1),根据SAA7111的场参考信号产生具有两场时宽的采集同步信号(sig_frame)。该信号有效时为图像采集阶段,对SRAM1写入数据;该信号撤消时采集同步模块自动复位,等待下一次采集命令,同时FPGA1开始读取SRAM1中数据进行处理。采集同步信号有效的同时输出采集同步场参考信号,用于采集图像数据。
  
  (2)Delay.vhd延时模块
  
  包括行延时和像素延时。当采集信号有效时,在每一场产生行延时,滤掉无效行,每一场采集256行;当采集信号有效且行延时结束时,在每一行产生像素延时,去掉不需要的像素,只采其中的512个像素。
  
  (3)Wr.vhd写数据模块
  
  在图像采集阶段,收到行延时结束信号和像素延时结束信号时,按照SAA7111的参考信号的输出时序,产生相应的写地址,并根据SRAM的写时序产生写信号,此时与SRAM接口的FPGA的I/O口为输出状态。在图像处理阶段向SRAM写数据时,写地址的产生不考虑行延时和像素延时。
  
  (4)Rd.vhd读数据模块
  
  在读SRAM时,依据SRAM的读时序,产生读地址和读信号。此时与SRAM接口的FPGA的I/O口为输入状态。
  
  (5)Bus_assign.vhd总线管理模块
  
  总线管理模块主要负责FPGA与SRAM的地址总线切换、数据总线切换,以及在系统中不同芯片之间建立数据通路等。FPGA中包括写数据地址模块和读数据地址模块,与SRAM地址总线接口时必须进行总线切换:写数据时,写地址线接通SRAM的地址线;读数据时,读地址线接通SRAM的地址线。FPGA与SRAM数据线的接口为双向口,在写数据时是输出口,读数据时是输入口,需要设置三态控制。在系统中其它芯片之间也有这种情况。
  
  进行VHDL设计时,最好各模块单独进行并及时仿真验证,以便尽早发现问题。系统中其它模块在此不再叙述。
  
  3结论
  
  高速图像采集系统的硬件实现是用VHDL设计的。通过建立VHDl行为模型和进行VHDL行为仿真,可以及早发现设计中潜在的问题,缩短了设计周期,提高了设计的可靠性和效率。实践表明:VHDL在硬件设计上是非常有效的,它是当代电子设计工程师进行硬件设计时必须掌握的工具

《VHDL在高速图像采集系统中的应用设计(第2页)》
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