ADC信噪比的分析及高速高分辨率ADC电路的实现

速数据采集卡、软件无线电和雷达、导航等领域中数字波束形成的要求。
　　
　　2．1电路设计与器件选择
　　
　　本电路主要由模／数转换器ADC、输入电路、输出屯路、时钟电路和电源电路组成，如图2所示。
　　
　　2．1．1时钟电路
　　
　　时钟电路的设计主要包括AD6644AST-65采样时钟相位噪声指标的确定以及PECL差分时钟的实现。
　　
　　2．1．2ADC输入电路
　　
　　ADC输入电路多采用运放直流耦合或变压器交流耦合方式，为输入信号提供增益、偏置和缓冲。
　　
　　由于运放为有源器件，除具有一定的谐波失真外，还存在主要集中在低频段的1／f噪声和较宽频带内的白噪声。这些噪声和谐波失真都降低了运放的信噪比SNR和有效位数ENOB。当运放的SNR不明显优于甚至低于ADC的SNR时，它带来的噪声是不容忽视的，对于高分辨率ADC电路，甚至是不能接受的。而作为无源器件的变压器，一般认为它的噪声和谐波失真是微乎其微、可以忽略的。因此，本电路的输入电路采用变压器交流耦合方式，选用Mini-Circuits公司的变压器T4-6T。
　　
　　为进行比较，同时也提供运放直流耦合方式，采用ADI公司的低噪运放AD8138。根据AD8138的关参数，计算得到的A
　　
　　
　　
　　D8138输出的总谐波失真和热噪声之和大于1LSB。该指标可能导致无法满足电路热噪声不大于1．50LSB的设计要求，并带来更大的谐波失真。因此可预知，采用AD8138时，ADC电路的有效位数ENOB会比采用变压器时的有效位数ENOB有所下降，甚至达不到设计要求。
　　
　　2．1．3ADC输出电路
　　
　　ADC的模拟输入和数据输出之间存在少量的寄生电容，ADC数据输出线上的噪声会通过这些寄生电容耦合到模拟输入端，导致ADC的SNR和有效位数ENOB下降。为解决这一问题，可在ADC数据输出端接一锁存器。
　　
　　为减小ADC电源的波动，应尽量降低ADC输出端的负载电容和输出电流。在ADC数据输出端接一锁存器可避免将其直接连在数据总线上，有效限制了其输出端的负载电容；在ADC每一个数据输出端都串联一个电阻，可限制其输出电流。
　　
　　本电路采用74LC574作为AD6644AST-65的输出数据锁存器，同时每一个数据输出端都串联一个100Ω的电阻。
　　
　　2．1．4电源、地和去耦电路
　　
　　AD6644AST-65的电源抑制比PSRR≈±lmV／V，当外接电源的纹波为峰-峰值100mV时，等效于在AD6644AST-65输入端产生100μV(0．77LSB)大小的噪声，这相对于设计指标而言是不能接受的。为减小外接电源对电路的影响，本电路采用Linear公司的低压差LDO线性稳压器LTl086-5和LTlll7-3．3(两个芯片的PSRR均大于60dB)对外接稳压电源进行稳压，为AD6644AST-65等模拟电路提供5V电源和3．3V电源。
　　
　　时钟、ADC的输出信号以及后级数字电路的数字信号的跳变都会引起电源电流的急剧变化，由于印刷电路板的电源线和地线上存在分布电阻、电容和电感，当有变化的电流经过时，其上的压降也随之变化；频率较高时，就表现为电地间的高频杂波。为降低这类杂波干扰，本电路采取以下措施：
　　
　　·时钟电路的5V电源，由VCC_

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