智能延迟触发产生器的设计

根据前面已确定的预测速度区间，本电路决定触发脉冲的延迟时间，并经触发脉冲形成电路获得一个宽度为１．００μｓ的输出触发脉冲。其信号处理原理如图６所示，电路原理则如图７所示。图７中所示数值对为应于１１．４５ｋｍ／ｓ速度所需的延迟触发时间数值。

图8 速度为4.156km/s时的仿真结果

７ 仿真及实际测量结果

利用Ｌａｔｔｉｃｅ公司的高速大规模在线可编程数字电路ｉｓｐＬＳＩ１０３２Ｅ－１２５?眼１?演来实现上述功能。首先用仿真软件进行了电路编程和仿真。图８显示了在Ｌ１＝１０．０ｃｍ和Ｌ２＝１５．０ｃｍ条件下预测速度为４．１５６ｋｍ／ｓ时的仿真结果，其延迟时间为３５．２９２μｓ。仿真结果与设计结果非常相符。

    图９是实际的测量电路框图，图１０则显示了电路的实际测量结果。图中的所有信号是用逻辑分析仪ＬＡ５５４０在５００ＭＨｚ的时钟频率下获取的，说明了该智能延迟触发器的功能符合设计要求。

从仿真结果及实测结果来看，该智能延迟触发器的电路设计是成功的，结合实际测量要求所研制的智能延迟触发器已成功地应用于高速碰撞实验中。其原理性的电路已解决了智能延迟触发原理的根本问题，因此速度细分在原则上不会带来设计上的难度，仅是增加电路的规模而已。该电路的最大特点是以低成本的全硬件电路数字化地实现延迟触发时间的选择，预设置值改变方便、响应快，克服了用微处理器实现时存在的处理时间长、不稳定等缺陷。

《智能延迟触发产生器的设计(第2页)》