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用FPGA实现1553B总线接口中的曼码编解码器


为经过编码后的串行数据。采用此种方法进行编码,产生的数据完全正确,并且也不存在毛剌。
  
  3设计中存在的问题及解决办法
  
  信号在FPGA器件内部通过连线和逻辑单元时,都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关。由于这两方面的因素,多路信号的电平值发生变化时,在信号变化的瞬间,组合逻辑的输出有先后顺序。它们并不是同时变化,而且往往会出现一些不正确的类峰信号,这些类峰信号称为“毛刺”。另外,FPGA器件与分立元件不同,其内部不存在寄生电容电感,这些毛刺将被完整的保留并向下一级传递,因此毛刺现象在PLD、FPGA设计中尤为突出。消除数据中的毛剌是设计中的一个重要问题。如果毛刺处理不好,就会影响系统性能甚至引起逻辑错误。
  
  本设计中消除毛剌采用的方法有:①在有毛剌的输出端加D触发器;②计数器采用格雷码计数器。采用D触发器是因为D触发器的D输入端对毛剌不敏感,只要毛刺不存时钟上跳沿时出现在D输入端,就不会对输出产生影响,这样就可以消除毛刺了。采用格雷码计数器代替普通的二进制计数器,是因为格雷码计数器的输出每次只有一位数据产生变化,这就消除了竞争冒险产生的条件,避免了毛刺的产生。例如在解码器的设计中,进行码型变换时,要将接收时钟与接收的串行数据进行模2加。因为时钟滞后于数据,为了消除毛刺要将数据进行延时再进行模2加;同时还要考虑到1553B对时间的要求(两个数据之间的间隔最小只有1.5μs),因此在时钟分离时就考虑提前进行他高。在检测同步头时,一旦其高(或低)电平大于1个位时的宽度就认为同步头有效,开始进行时钟分离,这样就减小了数据延时,可有效节省时间。进行模2加后,加一D触发器可确保完全将毛刺消除。在编码器设计中在串行数据输出端加一D触发器,数据的毛刺也被了。另外,在电路的设计中尽可能地消除毛刺产生的条件,例如分频计数器采用格雷码计数器。
  
  图9
  
  4仿真及FPGA实现
  
  为了确保设计的可行性,必须对设计进行时序仿真;为了提高芯片的性能及资源利用率,要采用专门的综合软件对设计进行优化、综合。由此采用Synplify7.1进行综合,采用MAX+PLUSII进行时序仿真。在Synplify中使用有效的代码,优化组合逻辑、减少逻辑延时等措施来提高整体性能,还进行了多个文件的分块设计,然后将这些文件映射到顶层文件进行综合,并运用VHDL对单个文件进行编写、仿真和优化。在用到组合逻辑时,Synplify会尽量避免锁存器的出现,节省逻辑单元。Synplify和其它综合软件一样,编译后生成的电子设计交换格式文件(EDIF)可以在MAX+PLUSII或Quart
  
  
  
  usII3.0中进行编译、仿真、分配引脚和其它优化处理。因此,采用MAX+PLUSII和Synplify7.1相结合对FPGA进行设计、优化、综合,可提高系统性能和芯片资源的利用率。
  
  最后本设计在Altara公司ACEX1K系列的FPGA(EP1K100Q208-3)芯片上进行了实现。对于ACEX系列的芯片,它还支持寄存器配平技术、流水线操作、复制逻辑模块、使用LPM函数等技术来提高其整性性能,并针对其特点对设计进行了最后的优化。该编解码顺共占用了218个逻辑单元,占总逻辑资源的4%,这有利于今后对其进行完善和功能的添加。其输入时钟为16MHz,数据速率为1MHz,编码和解码时序波形分别如图6所示。
  
  5总结及设计通用性
  
  该编码解码器采用自顶向下和自向上相结合的方法进行设计,用VHDL语言输入,用MAX+PLUSII和Synplify分别进行仿真、综合。在设计最后,针对器件进行了再一次的优化,缩短了设计周期,提高了系统性能,并且大大提高了芯片资源的利用率。
  
  本设计具有一定的通用性,它的逻辑大部分只涉及到编、解码器本身;而它与外部的接口十分简单,只要对其读、写及同步字头选择信号进行有效控制,就能使其正常工作。它的设计是十分独立的。另外,由于选择器件资源比较丰富,故对其进行功能添加也十分方便,只需添加电路设计而不必对原有电路进行修改

《用FPGA实现1553B总线接口中的曼码编解码器(第3页)》
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